FPGA设计与开发零基础入门到精通

篇　基础知识
第1章 FPGA应用概述 002
1.1　EDA概述 002
1.1.1　FPGA与CPLD 002
1.1.2　Verilog HDL和VHDL 003
1.2　FPGA的基本结构 004
1.3　FPGA的常用开发工具 006
1.3.1　常用工具汇总一览表 006
1.3.2　HDL前端输入与系统管理软件 008
1.3.3　HDL逻辑综合软件 008
1.3.4　仿真软件 009

第2章 FPGA设计流程 010
2.1　需求分析 011
2.2　电路设计与输入 011
2.3　功能实现与仿真 011
2.4　综合优化 012
2.5　时序仿真与验证 012
2.6　板级调试 013


第二篇　设计方法
第3章 Verilog HDL语言要素 016
3.1　注释与格式 016
3.1.1　注释 016
3.1.2　格式 018
3.2　标识符 019
3.3　数据对象 020
3.3.1　常量 020
3.3.2　关键字 022
3.4　数据类型 023
3.4.1　变量 024
3.4.2　线网类型 025
3.5　表达式 027
3.5.1　操作数 027
3.5.2　操作符 030
3.5.3　表达式种类 038

第4章 Verilog HDL基本语句 039
4.1　赋值语句 039
4.1.1　连续赋值语句 039
4.1.2　过程赋值语句 041
4.2　单元块语句 045
4.2.1　顺序块begin-end 046
4.2.2　fork-join语句 047
4.3　流程控制语句 049
4.3.1　条件语句 049
4.3.2　循环语句 058

第5章 Verilog HDL的描述方式 063
5.1　门级结构描述 063
5.1.1　门级结构的组成 064
5.1.2　门级结构的逻辑真值表 065
5.1.3　门级结构描述实例 067
5.2　数据流描述 069
5.2.1　数据流描述特点 069
5.2.2　数据流描述实例 069
5.3　行为级描述 071
5.3.1　行为级描述特点 071
5.3.2　行为级描述实例 071

第6章 Verilog HDL的函数和任务 073
6.1　函数 073
6.1.1　函数定义 073
6.1.2　函数调用 074
6.2　任务 075
6.2.1　任务定义 075
6.2.2　任务调用 076
6.3　函数和任务的差异 078

第7章 状态机 079
7.1　状态机的分类与特点 079
7.1.1　状态机的分类 079
7.1.2　状态机的特点 084
7.2　状态机的设计方法 084
7.2.1　状态机的设计流程 084
7.2.2　状态机设计要点 085
7.2.3　状态机的描述方法 087


第三篇　仿真与测试
第8章 仿真 098
8.1　仿真概述 098
8.2　仿真中的延时描述 099
8.2.1　延时的表示方法 099
8.2.2　路径延迟声明specify 099
8.3　Testbench设计与使用要点 100
8.3.1　Testbench书写方法 101
8.3.2　时钟、复位的写法 103

第9章 测试用例设计 108
9.1　组合逻辑电路仿真设计 108
9.1.1　8-3线编码器示例 108
9.1.2　4位加法器示例 109
9.2　时序电路仿真设计 112
9.2.1　D触发器示例 112
9.2.2　4位计数器示例 114


第四篇　设计实例
第10章 Verilog设计实例 120
10.1　Verilog基础设计实例 120
10.1.1　简单组合逻辑电路设计 120
10.1.2　简易有限状态机设计 126
10.1.3　跑马灯设计 129
10.1.4　数码管显示设计 135
10.2　Verilog进阶设计实例 139
10.2.1　IIC通信 139
10.2.2　SPI通信 162
10.2.3　串口通信设计 173
10.2.4　红外遥控设计 192