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  • ISBN：9787508353784
  • 装帧：一般胶版纸
  • 册数：暂无
  • 重量：暂无
  • 开本：其它
  • 页数：236
  • 出版时间：2007-06-01
  • 条形码：9787508353784 ; 978-7-5083-5378-4

本书特色

本书结合具体的实例，对ASIC芯片设计开发的整个流程及各个阶段所使用的EDA工具进行了系统地介绍。全书共8章，分为4个部分：第1部分介绍了ASIC的基础知识和目前广泛应用的EDA工具；第2部分分别介绍了两种常用的集成电路设计语言VerilogHDL和VHDL；第3部分详细地阐述了ASIC设计的仿真验证及综合技术；第4部分主要介绍了布局布线技术。.
本书既阐述了ASIC设计的基本理论，又结合实际的工程项目，给出了一些具体的例子，适合初学ASIC开发的技术人员阅读，也可作为高等院校相关专业本科生和研究生学习ASIC系统开发的参考书。...

内容简介

本书结合具体的实例，对ASIC芯片设计开发的整个流程及各个阶段所使用的EDA工具进行了系统地介绍。全书共8章，分为4个部分：第1部分介绍了ASIC的基础知识和目前广泛应用的EDA工具；第2部分分别介绍了两种常用的集成电路设计语言Verilog HDL和VHDL；第3部分详细地阐述了ASIC设计的仿真验证及综合技术；第4部分主要介绍了布局布线技术。
本书既阐述了ASIC设计的基本理论，又结合实际的工程项目，给出了一些具体的例子，适合初学ASIC开发的技术人员阅读，也可作为高等院校相关专业本科生和研究生学习ASIC系统开发的参考书。

目录


丛书序
前言
第1章ASIC简介.
1.1ASIC的发展
1.2ASIC的类型
1.3ASIC设计流程
第2章常用EDA工具的使用方法
2.1FPGA设计工具—QuartusII
2.1.1Altera产品简介
2.1.2QuartusII软件概述
2.1.3QualtusII的用户界面
2.1.4QuartusII的设计流程及使用方法
2.2FPGA设计软件—ISE
2.2.1Xilinx产品介绍
2.2.2ISE概述
2.2.3ISE的设计流程
2.3ModelSim仿真工具
2.3.1ModelSim概述
2.3.2ModelSim的用户界面
2.3.3ModelSim仿真流程
2.4高效综合软件—Synplify/SynplifyPro
2.4.1Synplify/SynplifPro的功能特点
2.4.2SynplifyPro的用户界面
2.4.3Synplify/Pro综合流程
2.5Synopsys综合工具—DesignCompiler(DC)
2.5.1DC的功能和特点
2.5.2DC的用户界面
2.5.3DC的综合流程
2.6Cadence仿真工具—NC-Verilog
2.6.1NC-Verilog概述
2.6.2NC-Verilog的用户界面
2.6.3NC-Verilog的仿真过程
第3章VerilogHDL语言基础
3.1VerilogHDL的基本结构
3.1.1模块
3.1.2行为描述与结构描述
3.2数据类型
3.2.1线网类型(Net-type)
3.2.2寄存器类型(Register-type)
3.3参数定义.宏替换及模拟时间单位的定标
3.3.1参数定义语句parameter
3.3.2宏替换'define
3.3.3模拟时间定标'timescale
3.4操作符
3.4.1算术操作符
3.4.2关系操作符
3.4.3相等关系操作符
3.4.4逻辑操作符
3.4.5按位操作符
3.4.6归约操作符
3.4.7移位操作符
3.4.8条件操作符
3.4.9连接操作符
3.5VerilogHDL行为描述
3.5.1块语句
3.5.2赋值语句
3.5.3高级程序语句
3.5.4任务与函数
3.6VerilogHDL结构描述
3.6.1门级描述
3.6.2开关级描述
3.7VerilogHDL的编码风格
3.8实例分析
3.8.1简单的组合逻辑设计
3.8.2简单时序逻辑电路的设计
3.8.3利用条件语句实现较复杂的时序逻辑电路..
3.8.4利用有限状态机进行复杂时序逻辑的设计
3.8.5利用状态机的嵌套实现层次结构化设计
第4章VHDL语言基础
4.1VHDL程序结构
4.1.1实体(Entity)说明
4.1.2结构体(Architecture)
4.1.3块语句结构(Block)
4.1.4进程(Process)
4.1.5子程序(Subprogram)
4.1.6配置(Configuration)
4.1.7包集合(Package)
4.1.8库(Library)
4.2VHDL语言要素及其分类
4.2.1VHDL数值表示规则
4.2.2标识符
4.2.3VHDL数据对象
4.2.4VHDL预定义数据类型
4.2.5VHDL用户自定义数据类型
4.2.6VHDL数据类型转换
4.2.7VHDL运算操作符
4.3VHDL语法基础
4.3.1VHDL顺序语句
4.3.2VHDL并序语句
4.4实例分析
第5章验证技术
5.1验证的策略和手段
5.1.1验证流程
5.1.2验证的策略
5.1.3验证的手段
5.2构建测试平台(Testbench)
5.2.1Testbench概述
5.2.2结构化的Testbench
5.3仿真技术
5.3.1前仿真
5.3.2后仿真
5.4静态时序分析(STA)
5.4.1STA概述
5.4.2STA的类型
5.4.3PrimeTime简介
5.4.4PT命令简介
5.4.5用PT做静态时序分析的步骤
5.5实例分析
第6章综合技术
6.1面向综合的代码编写
6.2综合的目的和流程
6.3操作对象与基本设置
6.3.1综合对象属性设置
6.3.2环境设置
6.4综合约束.策略及优化技术
6.4.1环境约束
6.4.2时序约束与面积约束
6.4.3综合策略与优化技术
6.5综合后处理
6.6实例分析—数字信号处理器(DSP)的综合
第7章FPGA验证技术
7.1FPGA的基本结构
7.1.1Xilinx公司产品结构
7.1.2Altera公司产品结构
7.2FPGA验证流程
7.2.1设计输入
7.2.2功能验证
7.2.3综合
7.2.4布局布线
7.2.5时序验证
7.2.6下载并进行板级调试
7.3FPGA设计的指导原则
7.3.1面积和速度平衡原则
7.3.2硬件原则
7.3.3系统原则
7.3.4同步设计原则
7.4实例分析
第8章ASIC版图设计技术
8.1版图设计流程
8.1.1数据的准备与导入
8.1.2建立布图规划与布局
8.1.3生成时钟树
8.1.4布线
8.1.5设计规则检查(DRC)与版图电路关联检查(LVS)
8.2布局布线工具SiliconEnsemble(SE)
8.2.1SiliconEnsemble(SE)
8.2.2SoCEncounter
8.3实例分析...
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