包邮纳米CMOS集成电路中的小延迟缺陷检测

译者序原书前言关于主编作者名单第1章小延迟缺陷测试的基本原理1.1简介1.2半导体制造中的趋势和挑战1.2.1制程复杂度1.2.2工艺参数变化1.2.3随机性与系统性缺陷1.2.4功耗和时序优化的含义1.2.5良率、质量和故障覆盖率的相互作用1.3已有测试方法与更小几何尺寸的挑战1.3.1连线固定型故障模型1.3.2桥接型故障模型1.3.3n检测1.3.4过渡故障模型1.3.5路径延迟故障模型1.3.6测试实现和适应性测试1.4小延迟对过渡测试的影响参考文献第1部分时序敏感atpg第2章k*长路径2.1简介2.2组合电路的路径生成2.2.1精炼的隐含的假路径消除2.3组合电路的实验结果2.4扩展成时序电路的基于扫描的全速测试2.5扫描电路的路径生成2.5.1扫描式触发器上的含义2.5.2非扫描式存储上的约束2.5.3*终辩护2.6扫描电路的实验结果2.6.1健壮测试2.6.2与过渡故障测试的对比2.7小结参考文献第3章时序敏感atpg3.1简介3.2延迟计算和质量度量3.2.1延迟计算3.2.2延迟测试质量度量3.3确定性测试生成3.3.1包含时序信息的测试生成3.3.2包含时序信息的故障仿真3.4测试质量和测试成本之间的折衷3.4.1基于余量裕度的舍弃3.4.2时序关键故障3.5实验结果参考文献第2部分超速第4章筛选小延迟缺陷的超速测试4.1简介4.2设计实现4.3测试模式延迟分析4.3.1在功能性速度下的动态电压降分析4.3.2针对超速测试的动态电压降分析4.4超速测试技术敏感的电压降4.4.1模式分组4.4.2性能降低δt′gi的估算4.5实验结果4.6小结4.7致谢参考文献第5章考虑版图、工艺偏差和串扰的电路路径分级5.1简介5.1.1sdd检测的商业方法5.1.2sdd检测的学术建议5.2分析因偏差引起的sdd5.2.1工艺偏差对路径延迟的影响5.2.2串扰对路径延迟的影响5.3tdf模式评估与选择5.3.1路径pdf分析5.3.2模式选择5.4实验结果与分析5.4.1模式选择效率的分析5.4.2模式集分析5.4.3长路径阈值分析5.4.4cpu运行时间分析5.5小结5.6致谢参考文献第3部分替 代 方 案第6章基于输出偏差的sdd测试6.1简介6.2替代方案的必要性6.3sdd的概率性延迟故障模型以及输出偏差6.3.1输出偏差的方法6.3.2对工业电路的实用层面以及适用性6.3.3与基于ssta的技术的比较6.4仿真结果6.4.1实验设置和标准6.4.2仿真结果6.4.3原始的方法与改进后的方法的比较6.5小结6.6致谢参考文献第7章小延迟缺陷的混合/补充测试模式生成方案7.1简介7.2时序敏感atpg的故障集7.3小延迟缺陷模式生成7.3.1方法1：tdf+补充sdd7.3.2方法2：补充sdd+补充tdf7.4实验结果7.5小结参考文献第8章针对小延迟缺陷的基于电路拓扑的测试模式生成8.1简介8.2基于电路拓扑的故障选择8.3sdd模式生成8.4实验结果与分析8.4.1延迟测试覆盖率8.4.2唯一长路径的数量8.4.3*长路径的长度8.4.4唯一sdd的数量8.4.5随机故障注入与检测8.5小结参考文献第4部分sdd的测量标准第9章小延迟缺陷覆盖率的测量标准9.1覆盖率测量标准的作用9.2现有指标的概述9.2.1延迟测试覆盖率指标9.2.2统计型延迟质量等级指标9.3所提出的sdd测试覆盖率指标9.3.1二次sdd测试覆盖率指标9.3.2超速测试9.4实验结果9.4.1对系统频率的敏感性9.4.2对缺陷分布的敏感性9.4.3时序敏感与超速的对比9.5小结参考文献第10章总结参考文献