CMOS数字集成电路――分析与设计(第四版)

目 录
第1 章 概论 1
1．1 发展历史 1
1．2 本书的目标和结构 3
1．3 电路设计举例 6
1．4 VLSI 设计方法综述 12
1．5 VLSI 设计流程 14
1．6 设计分层 15
1．7 规范化、模块化和本地化的概念 18
1．8 VLSI 的设计风格 18
1．8．1 现场可编程门阵列(FPGA) 19
1．8．2 门阵列的设计 20
1．8．3 基于标准单元的设计 23
1．8．4 全定制设计 25
1．9 设计质量 26
1．9．1 可测试性 26
1．9．2 成品率和可制造性 27
1．9．3 可靠性 27
1．9．4 技术升级能力 28
1．10 封装技术 28
1．11 计算机辅助设计技术 30
1．11．1 综合工具 30
1．11．2 版图工具 30
1．11．3 仿真和检验工具 31
习题 31
第2 章 MOS 场效应管的制造 34
2．1 概述 34
2．2 制造工艺的基本步骤 34
2．2．1 nMOS 晶体管的制造 36
2．2．2 器件隔离技术 39
2．2．3 硅局部氧化(LOCOS) 39
2．2．4 多层互连结构和金属化 40
2．3 CMOS n 阱工艺 41
2．4 CMOS 技术的发展 45
2．5 版图设计规则 50
2．6 全定制掩模版图设计 52
习题 55
第3 章 MOS 晶体管 57
3．1 金属-氧化物-半导体(MOS)结构 57
3．2 外部偏置下的MOS 系统 60
3．3 MOS 场效应管(MOSFET)的结构和作用 62
3．3．1 阈值电压 64
3．3．2 MOSFET 工作状况的定性观察 68
3．4 MOSFET 的电流-电压特性 69
3．4．1 渐变沟道近似 69
3．4．2 沟道长度调制 73
3．4．3 衬底偏置效应 75
3．5 MOSFET 的收缩和小尺寸效应 76
3．5．1 全收缩(恒场强等比例收缩) 77
3．5．2 恒电压按比例收缩 78
3．5．3 短沟道效应的电流-电压方程 79
3．5．4 参数测量 83
3．5．5 小几何尺寸器件的阈值电压 87
3．5．6 窄沟道效应 91
3．5．7 小尺寸器件引起的其他限制 92
3．5．8 纳米级技术中的易变性 95
3．6 MOSFET 电容 99
3．6．1 氧化相关电容 100
3．6．2 结电容 102
习题 106
第4 章 用SPICE 进行MOS 管建模 109
4．1 概述 109
4．2 基本概念 109
4．3 一级模型方程 111
4．4 二级模型方程 114
4．4．1 电场迁移率的变化 115
4．4．2 饱和情况下的沟道长度变化 115
4．4．3 载流子速率饱和 116
4．4．4 亚阈值电导 116
4．4．5 其他小尺寸修正 117
4．5 三级模型方程 117
4．6 先进的MOSFET 模型 118
4．7 电容模型 118
4．8 SPICE MOSFET 模型的比较 121
附录 典型SPICE 模型参数 122
习题 127
第5 章 MOS 反相器的静态特性 128
5．1 概述 128
5．1．1 电压传输特性(VTC) 129
5．1．2 噪声抑制和噪声容限 130
5．1．3 功率和芯片面积的考虑 132
5．2 电阻负载型反相器 133
5．2．1 VOH的计算 134
5．2．2 VOL的计算 134
5．2．3 VIL的计算 135
5．2．4 VIH的计算 135
5．2．5 功耗和芯片面积 137
5．3 MOSFET 负载反相器 140
5．3．1 增强型负载nMOS 反相器 140
5．3．2 伪nMOS 反相器 140
5．3．3 VOH的计算 142
5．3．4 VOL的计算 142
5．3．5 VIL的计算 143
5．3．6 VIH的计算 143
5．3．7 伪nMOS 反相器设计 144
5．3．8 功耗和占用面积问题的考虑 145
5．4 CMOS 反相器 148
5．4．1 电路工作状态 148
5．4．2 VIL的计算 152
5．4．3 VIH的计算 153
5．4．4 Vth的计算 154
5．4．5 CMOS 反相器的设计 157
5．4．6 CMOS 反相器的电源电压按比例减小 160
5．4．7 功耗和占用面积问题的考虑 160
附录 小尺寸器件CMOS 反相器的尺寸设计趋势 161
习题 163
第6 章 MOS 反相器的开关特性和体效应 166
6．1 概述 166
6．2 延迟时间的定义 167
6．3 延迟时间的计算 168
6．4 延迟限制下的反相器设计 174
6．5 互连线电容的估算 181
6．5．1 互连线电容估算 184
6．5．2 互连线电阻的估算 190
6．6 互连线延迟的计算 190
6．6．1 RC 延迟模式 190
6．6．2 Elmore 延迟 191
6．7 CMOS 反相器的开关功耗 196
6．7．1 功率表仿真 198
6．7．2 功率-延迟积 201
6．7．3 能量-延迟积 202
附录 超级缓冲器的设计 202
习题 204
第7 章 组合MOS 逻辑电路 208
7．1 概述 208
7．2 带伪nMOS(pMOS)负载的MOS 逻辑电路 208
7．2．1 双输入“或非”逻辑门 208
7．2．2 VOH的计算 209
7．2．3 VOL的计算 209
7．2．4 多输入的一般“或非”结构 211
7．2．5 “或非”门的瞬态分析 211
7．2．6 双输入“与非”门 213
7．2．7 多输入的一般“与非”门结构 215
7．2．8 “与非”门的瞬态分析 216
7．3 CMOS 逻辑电路 217
7．3．1 CMOS NOR2(双输入“或非”门)逻辑门 217
7．3．2 CMOS NAND2(双输入“与非”门)逻辑门 221
7．3．3 简单CMOS 逻辑门的版图 221
7．4 复杂逻辑电路 222
7．4．1 复杂CMOS 逻辑门 224
7．4．2 复杂CMOS 逻辑门的版图 225
7．4．3 “与或非”和“或与非”逻辑门 227
7．4．4 伪nMOS 复杂逻辑门 228
7．4．5 采用纳米级技术的CMOS 逻辑电路的尺寸设计 230
7．5 CMOS 传输门 232
习题 239
第8 章 时序MOS 逻辑电路 244
8．1 概述 244
8．2 双稳态元件的特性 244
8．3 SR 锁存电路 248
8．4 钟控锁存器和触发器电路 252
8．4．1 钟控SR 锁存器 252
8．4．2 钟控JK 锁存器 254
8．4．3 主从触发器 255
8．5 钟控存储器的时间相关参数 257
8．6 CMOS 的D 锁存器和边沿触发器 258
8．7 基于脉冲锁存器的钟控存储器 262
8．8 基于读出放大器的触发器 263
8．9 时钟存储器件中的逻辑嵌入 264
8．10 时钟系统的能耗及其节能措施 265
附录 266
习题 269
第9 章 动态逻辑电路 272
9．1 概述 272
9．2 传输晶体管电路的基本原理 273
9．2．1 逻辑“1”切换 274
9．2．2 逻辑“0”切换 276
9．2．3 电荷的储存与泄放 278
9．3 电压自举技术 281
9．4 同步动态电路技术 283
9．5 动态CMOS 电路技术 287
9．5．1 CMOS 传输门逻辑 287
9．5．2 动态CMOS 逻辑(预充电-定值逻辑) 289
9．6 高性能动态逻辑CMOS 电路 290
9．6．1 多米诺CMOS 逻辑 290
9．6．2 NORA CMOS 逻辑(NP-多米诺逻辑) 297
9．6．3 拉链式CMOS 电路 299
9．6．4 真单相时钟(TSPC)动态CMOS 299
习题 302
第10 章 半导体存储器 305
10．1 概述 305
10．2 动态随机存储器(DRAM) 309
10．2．1 DRAM 的结构 309
10．2．2 DRAM 单元的历史演变过程 310
10．2．3 DRAM 单元类型 311
10．2．4 三晶体管DRAM 单元的工作原理 312
10．2．5 单晶体管DRAM 单元的工作过程 315
10．2．6 DRAM 操作模式 319
10．2．7 DRAM 存储单元的漏电流和刷新操作 321
10．2．8 DRAM 输入／输出电路 322
10．2．9 DRAM 片上电压发生器 326
10．3 静态随机存储器(SRAM) 329
10．3．1 完全CMOS SRAM 单元 331
10．3．2 CMOS SRAM 单元的设计方法 332
10．3．3 SRAM 的运用 334
10．3．4 SRAM 单元中的漏电流 337
10．3．5 SRAM 读／写电路 338
10．3．6 低压SRAM 339
10．4 非易失存储器 340
10．5 闪存 349
10．5．1 NOR 闪存单元 351
10．5．2 NAND 闪存单元 352
10．5．3 多电平单元的概念 354
10．5．4 闪存电路 354
10．6 铁电随机存储器(FRAM) 355
习题 357
第11 章 低功耗CMOS 逻辑电路 362
11．1 概述 362
11．2 功耗综述 362
11．2．1 开关功耗 363
11．2．2 减少开关功耗的方法 365
11．2．3 短路功耗 365
11．2．4 泄漏功耗 368
11．2．5 实际功耗举例 370
11．3 电压按比例降低的低功耗设计 371
11．3．1 电压按比例降低对功率和延迟的影响 371
11．3．2 可变阈值CMOS(VTCMOS)电路 373
11．3．3 多阈值CMOS(MTCMOS)电路 374
11．3．4 流水线操作方法 375
11．3．5 并行处理方法(硬件复制) 377
11．4 开关激活率的估算和优化 379
11．4．1 开关激活率原理 379
11．4．2 减小开关激活率 381
11．4．3 减少短脉冲干扰 381
11．4．4 门控时钟信号 382
11．5 减小开关电容 383
11．5．1 系统级设计方法 383
11．5．2 电路级设计方法 384
11．5．3 掩模级设计方法 384
11．6 绝热逻辑电路 385
11．6．1 绝热开关 385
11．6．2 绝热逻辑门 386
11．6．3 分步充电电路 387
习题 389
第12 章 算术组合模块 390
12．1 概述 390
12．2 加法器 390
12．2．1 CMOS 全加器电路 390
12．2．2 并行加法器 392
12．2．3 进位选择加法器 392
12．2．4 超前进位加法器 394
12．2．5 并行前缀加法器 395
12．2．6 加法器设计中的折中 397
12．3 乘法器 398
12．3．1 阵列乘法器 398
12．3．2 华莱士(Wallace)树乘法器 399
12．3．3 布思(Booth)乘法器 400
12．3．4 并行乘法器的整体设计 401
12．4 移位器 401
习题 402
第13 章 时钟电路与输入/输出电路 406
13．1 概述 406
13．2 静电放电(ESD)保护 406
13．3 输入电路 408
13．4 输出电路和L(di/dt)噪声 412
13．5 片内时钟生成和分配 415
13．5．1 简单的时钟生成器 415
13．5．2 锁相环 415
13．6 闩锁现象及其预防措施 424
附录 片上网络：下一代片上系统(SoC)的新模式 428
习题 431
第14 章 产品化设计 433
14．1 概述 433
14．2 工艺变化 433
14．3 基本概念和定义 434
14．3．1 电路参数 434
14．3．2 含噪声参数的分布 435
14．3．3 电路性能指标 436
14．3．4 参数成品率和性能可变性 438
14．4 实验设计与性能建模 439
14．4．1 因子设计 440
14．4．2 中心组合设计 441
14．4．3 Taguchi 正交阵列 441
14．4．4 拉丁超立方抽样 442
14．4．5 模型拟合 443
14．5 参数成品率的评估 443
14．5．1 直接蒙特卡罗方法 445
14．5．2 性能模型方法 445
14．5．2 一个参数成品率评估的简单范例 446
14．6 参数成品率的*大值 447
14．6．1 基于蒙特卡罗的方法 447
14．6．2 几何方法 447
14．6．3 一个简单的成品率*大化方法 447
14．6．4 参数成品率*大化的一个简单例子 448
14．7 *坏情况分析 448
14．7．1 转角技术 449
14．7．2 一种更实际的*坏情况分析法 450
14．7．3 一个*坏情况分析的简单例子 451
14．8 性能参数变化的*小化 452
习题 454
第15 章 可测试性设计 457
15．1 概述 457
15．2 故障类型和模型 457
15．3 可控性和可观察性 460
15．4 专用可测试性设计技术 460
15．5 基于扫描的技术 462
15．6 内建自测(BIST)技术 464
15．7 电流监控IDDQ 检测 466
习题 467
参考文献 468
物理和材料常数 473
公式 474