高速串行收发器原理及芯片设计--基于JESD204B标准

第1章 绪论 1.1 JESD204B简介 JESD204B作为转换器接口经过几次版本更新后越来越受瞩目，效率也越来越高。随着转换器分辨率和速度的提高，对更高效率接口的需求也在增长。较之CMOS和LVDS接口，JESD204B接口可提供这种高效率，在速度、尺寸和成本上更有优势。采用JESD204B接口的设计具有更高的速率，能支持转换器的更高采样速率。此外，引脚数量的减少使得封装尺寸更小且布线数量更少，这些都让电路板更容易设计并且整体系统成本更低。该标准可以方便地调整，从而满足未来需求，这从它已经经历的两个版本的变化中即可看出。从2006年发布以来，JESD204标准经过两次更新，目前版本为B。该标准已为越来越多的转换器供应商、用户以及FPGA制造商所采纳，因此它被细分并增加了新特性，提高了效率和实施的便利性。此标准既适用于模数转换器（ADC）也适用于数模转换器（DAC），还可作为FPGA的通用接口（也可能用于ASIC）。JESD204B系统连接图如图1.1所示。 图1.1 JESD204B系统连接图 总的来说，相比以往传统的接口（如CMOS、LVDS等），JESD204B的优势主要有四点。①简化系统设计。使用传统的接口时，如果ADC的通道数很多，ADC与FPGA之间的布线将是非常密集的，且需要各通道的布线长度相同，实现相对烦琐，否则将可能使数据质量变差。用JESD204B接口则可以大大简化ADC与FPGA之间的布线。②减少引脚数目。和传统的接口相比，JESD204B接口能大幅减少引脚数目，从而降低布板的成本。③由于布线更简单、引脚数更少，因此，使用JESD204B接口将会使得封装更小、更简单。④JESD204B接口的数据率优势将带来大带宽。 就像几年前LVDS开始取代CMOS成为转换器数字接口技术的首选一样，以CML电平为基础的JESD204有望在未来数年内以类似的方式发展。虽然CMOS技术目前还在使用中，但已基本被LVDS所取代。转换器的速度和分辨率以及对更低功耗的要求*终使得CMOS和LVDS将不再适合。随着CMOS输出的数据速率的提高，瞬态电流也会增大，导致更高的功耗。虽然LVDS的电流和功耗依然相对较为平坦，但接口可支持的*高速度受到了限制。这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步。图1.2显示一个双通道14位ADC的CMOS、LVDS和CML电平输出的不同功耗要求。 图1.2 各种电平标准的能效比较 在150～200 MSPS和14位分辨率时，就功耗而言，CML输出驱动器的效率开始占优。CML的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的CML驱动器还有一个额外的优势，即当采样速率提高并提升输出线路速率时，该规范要求降低峰值电压水平。同样，针对给定的转换器分辨率和采样率，CML所需的引脚数目也大为减少。在CMOS和LVDS输出中，数据用作每个通道数据的同步时钟，使用CML输出时，JESD204B数据传输的*大数据速率为12.5 Gbit/s。使用CML驱动器的JESD204B优势十分明显，引脚数大为减少。 12in（1in = 2.54cm）晶圆有两个节点寿命会比较长，一个是65 nm/55 nm，另外一个就是28 nm。28 nm甚至比65 nm/55 nm前景更好，寿命更长。不管是设计公司的设计开发，还是现代工厂的产线建设，14 nm/16 nm或者10 nm/7 nm由于引入了finfet技术，流片成本都非常高。这样的成本结构会使得要使用28 nm以下先进节点的芯片数量大幅减少。65 nm/55 nm工艺可以应付大多数指标要求不高的特种芯片，而高性能的特种芯片的产能需求会长时间停留在28 nm这个节点上。2015年9月24日，赛迪顾问发布《中国IC28纳米工艺制程发展白皮书》。白皮书指出，随着28 nm工艺技术的成熟，28 nm工艺产品市场需求量呈现爆发式增长态势：从2012年的91.3万片到2014年的294.5万片，年复合增长率高达79.6%，并且这种高增长态势将持续到2017年。白皮书明确表示，28 nm工艺将会在未来很长一段时间内作为高端主流的工艺节点。考虑到中国物联网应用领域巨大的市场需求，28 nm工艺技术预计在中国将持续更长时间，为6～7年。 因此，随着中芯国际（SMIC）在28 nm节点上即将具备量产的能力，我国特种芯片在28 nm上的国产化很快就会进入规模化阶段，并将长期停留在此工艺制程中。因此在当前布局28 nm工艺节点的关键芯片设计技术是我国特种集成电路领域跨越式发展的重要课题。随着越来越多的高性能特种SOC芯片演进至28 nm这个重要的CMOS工艺节点，符合JESD204B协议标准的高速串行收发器（Serdes）成为ADDA系统中必不可少的接口芯片。因此提前布局28 nm工艺节点的关键芯片设计技术是我国特种集成电路领域跨越式发展的重要课题。JESD204B收发器芯片在28 nm节点的设计需求可归纳为以下几个关键技术。 （1）高速低噪声射频锁相环，满足1ps以内的抖动需求。 （2）Serdes物理层20 Gbit/s以上的串行收发速率，以应对未来更高数据率的ADDA转换需求。 （3）满足？55～125℃的温度要求。 （4）输入参考时钟抖动滤除。 （5）自适应判决反馈均衡器支持30dB以上的信道损耗。 （6）支持JESD204B中对F、L、N、K等参数动态配置的可重构设计。 国际业内领先的数据转换器供应商ADI和TI预见到了推动转换器数字接口向JESD204发展的趋势。ADI自初版JESD204规范发布之时起参与标准的定义。截至目前，ADI发布了多款转换器产品，兼容JESD204和JESD204A输出，目前与Xilinx合作发布了输出兼容JESD204B的产品。AD9639是一款四通道、12位、170/210 MSPS ADC，集成JESD204接口。AD9644和AD9641是14位、80/155 MSPS、双通道/单通道ADC，集成JESD204A接口，AD9680则集成了4路JESD204B接口的500 MSPS双通道高速ADC芯片。国际著名FPGA提供商Altera和Xilinx均将204B作为其关键知识产权（IP）。两个IP的架构基本相同，都是只实现JESD204B链路层协议部分，不包括传输层协议（帧组装）、8B/10B编解码。Altera的IP在根据自己的配置产生一个实例化时会给出一个帧组装的参考，而Xilinx则没有。两个IP核的8B/10B编解码模块都是默认在Serdes里面实现的。Altera的IP核包含了寄存器配置模块，因此内嵌了一个参数配置总线接口（Avalon-MM）。而Xilinx IP核参数配置模块是与IP核独立的，其配置总线使用AXI4-Lite总线接口。 在Serdes共性技术方面，近期国际上发表的*先进的Serdes成果显示，实验室测试数据速率可达到56 Gbit/s。PAM4发送机采用前馈均衡器（FFE）与预失真驱动以实现9dB*大增益和100%线性时序控制。当重定时与复用数据时，PAM4接收机采用线性和判决反馈均衡（DFE）与纯线性CDR来恢复时钟。高速解码器被引入执行信号转换。NRZ发送机采用相位校准在*后阶段来动态地排列数据和时钟相位。一个内置的PLL通过采用带宽优化技术，提供*小的时钟抖动。NRZ接收机包括从超高速数据流中提取时钟的独*技术，并且8倍地解复用。所有的电路都能够在标准的65 nm和40 nm的CMOS技术下制造。 1.2 设 计 目 标 本书针对满足JESD204B协议的高速串行互联Serdes芯片架构进行研究，提出基于55 nm工艺的设计方法，具体内容主要包括以下几方面。 （1）基于55 nm1p7m_RF工艺，设计验证JESD204B controller和PHY，单路串行收发速率≥10 Gbit/s。 （2）整个架构包括2路TX、2路RX，兼容JESD204B的Subclass1子类，协议层参数可配置。 （3）介绍两个版本的芯片设计，一版为独立的测试芯片，另一版为供系统使用的JESD204B IP，介绍了芯片的混合信号仿真验证。 1.3 本章小结 随着转换器分辨率和速度的提高，为了满足对更高效率接口的需求。本章提出了JESD204B接口，首先介绍了JESD204标准的更新发展，阐述了该接口相比以往传统的接口（如CMOS、LVDS等），不仅能够提高转换器分辨率和速度、支持转换器具有更高的采样速率，而且能让系统成本更低、整体电路板更容易设计。其次在设计公司的设计开发和现代工厂的生产线建设上，提出高端主流的工艺节点的优势，整理了JESD204B收发器芯片在先进工艺节点设计需求的关键技术。*后提出了对满足JESD204B协议的高速串行互联Serdes芯片架构的研究目标和设计方法。 第2章 JESD204B收发器的功能、架构、端口描述 2.1 JESD204B协议概述 用于数据转换器的高速串行接口正在形成一种趋势，以支持更高速转换器、灵活的时钟以及确定性延迟等日渐严苛的要求。JESD204串行链路的**版和第二版提供了转换器以较少引脚数发送和接收数据时更为迫切需要的突破。但是，这些版本在通道数、速度和功能方面存在一些基本限制。而第三个版本（即JESD204B）有三个主要的新改进：更高的通道速率*大值（每通道高达12.5 Gbit/s）、支持确定性延迟、谐波帧时钟。*新的JESD204B接口得益于转换器性能的提升（这些转换器兼容开放市场FPGA解决方案，并且可扩展），现已能轻松传输大量待处理的数据。 当采用并行I/O将多个高速数模转换器（DAC）与单个FPGA相连时，对FPGA的I/O要求很高。这种情况下，很难对每个DAC到FPGA的数据时钟输出（DCO）信号进行布局并连接。Serdes接口如何改善这个问题？相比并行或低压差分信号（LVDS）接口结构，串行JESD204B接口的I/O引脚数量要少得多。此外，时钟信号内嵌于串行数据流中，因此DCO并不是必需的。由于JESD204B数据在发送机件中成帧并在接收机件中解帧（使用控制符对齐），I/O通道的时间偏斜在很大程度上是可以容忍的—只要不对布局产生很大影响即可。这可以在很大程度上简化FPGA到ADC或DAC的I/O布局复杂性。JESD204B收发器支持JESD204B协议中subclass0、subclass1的要求。subclass0向后兼容JESD204A，subclass1可以实现JESD204B规定的确定性延迟。 2.1.1 JESD204B收发器的系统架构 整个 Jesd204b_serdes_top 包括两大部分：JESD204B协议实现的数字电路模块（jesd204b_core）和JESD204B高速串行器（phy），其中包括两条收发链路。JESD204B测试芯片的系统结构图如图2.1所示。其中tdi_data、tdo_data是单芯片测试用的125MB、64位数据，同时对64位测试数据进行复用，tdi_data[39：0]给phy的txN_data[39：0]数据输入端口复用，tdi_data[59：40]留给phy的相关端口配置复用，tdo_data留给rxN_data等端口复用输出。 JESD204B测试芯片内部收发双链路结构图如图2.2所示。