AMD FPGA设计优化宝典:面向VIVADO/SYSTEMVERILOG

第1 章 FPGA 技术分析/ 1 1.1 芯片架构的演变 / 1 1.2 设计方法的演变 / 15 1.3 面临的挑战 / 20 1.4 四大基本原则 / 23 1.5 性能指标 / 29 1.6 思考空间 / 31 第2 章 优化时钟网络/33 2.1 时钟资源 / 33 2.2 时钟偏移 / 55 2.3 时钟抖动 / 68 2.4 安全的时钟启动方式 / 75 2.5 时钟规划 / 79 2.6 创建输出时钟 / 84 2.7 思考空间 / 84 第3 章 优化组合逻辑/86 3.1 组合逻辑资源 / 86 3.2 译码器代码风格 / 87 3.3 编码器代码风格 / 94 3.4 多路复用器代码风格 / 103 3.5 多路解复用器代码风格 / 116 3.6 比较器代码风格 / 118 3.7 移位器代码风格 / 130 3.8 加法器代码风格 / 135 3.9 奇偶校验电路代码风格 / 163 3.10 二进制码与格雷码互转电路代码风格 / 165 3.11 避免组合逻辑环路 / 168 3.12 慎用full_case 和parallel_case / 169 3.13 思考空间 / 175 第4 章 优化触发器/ 176 4.1 触发器资源 / 176 4.2 建立时间和保持时间 / 183 4.3 亚稳态 / 185 4.4 控制集 / 188 4.5 复位信号的代码风格 / 194 4.6 同步边沿检测电路代码风格 / 204 4.7 串并互转电路代码风格 / 206 4.8 避免意外生成的锁存器 / 211 4.9 思考空间 / 216 第5 章 优化移位寄存器/ / 218 5.1 移位寄存器资源 / 218 5.2 移位寄存器的代码风格 / 222 5.3 移位寄存器的应用场景 / 234 5.4 管理时序路径上的移位寄存器 / 236 5.5 思考空间 / 240 第6 章 优化存储器/ 242 6.1 存储器资源 / 242 6.2 单端口RAM 代码风格 / 255 6.3 简单双端口RAM 代码风格 / 269 6.4 真双端口RAM 代码风格 / 277 6.5 RAM 的初始化与ROM 代码风格 / 284