包邮数字逻辑电路设计实践

前言 第1章 Logisire仿真器 1.1 背景知识 1.1.1 Logisim简介 1.1.2 下载与安装 1.2 运行Logisim程序 1.2.1 界面布局 1.2.2 **个Logisim项目 1.2.3 模块封装与复用 1.2.4 寸钟 1.3 其他知识 1.3.1 项目与组件 1.3.2 导线信息 1.3.3 自动电路生成 1.3.4 菜单介绍 第2章 硬件描述语言Verilog 2.1 背景知识 2.1.1 Verilog发展历史 2.1.2 日常使用 2.2 编写Verilog程序 2.2.1 基本语法 2.2.2 数值系统 2.2.3 标识符与变量 2.2.4 运算符 2.3 语句结构 2.3.1 连续赋值 2.3.2 过程赋值 2.3.3 阻塞赋值与非阻塞赋值 2.3.4 条件语句 2.3.5 循环语句 2.4 模块与例化 2.4.1 模块结构 2.4.2 模块例化 2.4.3 参数传递 2.5 仿真语句 2.5.1 Testbench 2.5.2 时序控制 2.5.3 系统调用 2.6 高级思想 2.6.1 描述层次 2.6.2 与硬件的对应 第3章 开发工具 3.1 FPGA开发概述 3.1.1 FPGA介绍 3.1.2 硬件开发流程 3.2 Vlab 3.2.1 远程虚拟机 3.2.2 其他工具 3.3 Vivado 3.3.1 简介 3.3.2 安装与配置 3.3.3 创建项目 3.3.4 项目开发 3.3.5 仿真测试 3.3.6 RTL电路 3.3.7 综合与实现 3.3 ,8电路分析 3.3.9 IP核 3.4 FPGAOL 3.4.1 Nexys4 DDR开发板 3.4.2 平台简介 3.4.3 外设 3.4.4 流水灯电路 第4章 组合逻辑电路 4.1 概述 4.2 传统设计流程 4.2.1 真值表 4.2.2 逻辑表达式 4.2.3 卡诺图 4.2.4 编程实现 4.3 简单组合逻辑电路 4.3.1 编码器 4.3.2 译码器 4.3.3 加法器 4.3.4 选择器 4.4 应用 4.4.1 串行进位加法器 4.4.2 倍数检测器 4.4.3 万能的选择器 4.4.4 字扩展与位扩展 第5章 时序逻辑电路 5.1 概述 5.2 有限状态机 5.2.1 基础知识 5.2.2 Verilog实现 5.2.3 示例：数字锁 5.3 时序逻辑元件 5.3.1 双稳态电路 5.3.2 锁存器 5.3.3 触发器 5.3.4 寄存器 5.4 简单应用 5.4.1 计数器 5.4.2 移位寄存器 5.4.3 寄存器堆 5.4.4 数码管扫描显示 5.5 信号处理 5.5.1 去毛刺 5.5.2 赵沿检测 5.5.3 时钟分频 第6章 ALU设计 6.1 ALU简介 6.2 部件设计 6.2.1 超前进位加法器 6.2.2 减法器 6.2.3 溢出检测 6.2.4 比较器 6.2.5 移位器 6.3 Logisim搭建 6.3.1 加法器 6.3.2 减法器 6.3.3 比较器 6.3.4 ：移位器 6.3.5 组装 6.4 上板验证 第7章 乘法器与除法器 7.1 乘法器 7.1.1 基于加法的乘法 7.1.2 二叉树乘法器 7.1.3 华莱士树乘法器 7.1.4 移位乘法器 7.2 除法器 7.2.1 基于减法的除法 7.2.2 移位除法器 7.2.3 提前启动优化 第8章 串口通信协议 8.1 协议分类 8.1.1 串行协议与并行协议 8.1.2 单工协议与双工协议 8.2 UART 8.2.1 基础知识 8.2.2 串口回显 8.2.3 发送模块 8.2.4 接收模块 8.3 连续收发 8.3.1 接收状态机 8.3.2 发送编码 第9章 设计案例 9.1 数码管时钟 9.1.1 功能描述 9.1.2 结构设计 9.1.3 Logisim搭建 9.1.4 上板验证 9.2 交通信号灯 9.2.1 功能描述 9.2.2 Logisim搭建 9.2.3 编程实现 9.3 汉字点阵显示 9.3.1 字形码 9.3.2 滚动显示 9.4 猜数字游戏 9.4.1 游戏介绍 9.4.2 系统设计 9.4.3 功能实现 9.4.4 改进