集成电路项目化版图设计

第1章  d503项目的设计准备
  1.1  chiplogic系列软件总体介绍
    1.1.1  集成电路分析再设计流程
    1.1.2  软件组成
    1.1.3  数据交互
  1.2  硬件环境设置
    1.2.1  硬件配置要求
    1.2.2  硬件构架方案
  1.3  软件环境设置
    1.3.1  操作系统配置要求
    1.3.2  软件安装/卸载
    1.3.3   软件授权配置
    1.3.4  服务器前台运行和后台运行
    1.3.5  将服务器注册为后台服务
    1.3.6  服务器管理
  1.4  将d503芯片数据加载到服务器
    1.4.1  芯片图像数据和工程数据
    1.4.2  加载芯片数据的步骤
    1.4.3  d503项目的软、硬件使用环境
  练习题1
第2章  集成电路逻辑提取基础
  2.1  逻辑提取流程和d503项目简介
  2.2  逻辑提取准备工作
    2.2.1  运行数据服务器
    2.2.2  运行逻辑提取软件chipanalyzer
  2.3  划分工作区
    2.3.1  工作区的两种概念
    2.3.2  d503项目工作区创建及设置
    2.3.3  工作区的其他操作
  2.4  以d503项目为例的逻辑提取工具主界面
    2.4.1  工程面板
    2.4.2  工程窗口
    2.4.3  多层图像面板
    2.4.4  输出窗口
    2.4.5  软件主界面的其他部分
  练习题2
第3章  d503项目的逻辑提取
  3.1  d503项目的单元提取
    3.1.1  数字单元的提取
    3.1.2  触发器的提取流程
    3.1.3  模拟器件的提取
  3.2  d503项目的线网提取
    3.2.1  线网提取的两种方法
    3.2.2  线网提取的各种操作
    3.2.3  线网提取具体步骤
    3.2.4  d503项目线网提取结果以及电源/地短路检查修改方法
  3.3  d503项目的单元引脚和线网的连接
    3.3.1  单元引脚和线网连接的基本操作
    3.3.2  单元引脚和线网连接其他操作
    3.3.3  d503项目单元引脚和线网连接中遇到的问题
    3.3.4  芯片外部端口的添加操作
  3.4  d503项目的电学设计规则检查及网表对照
    3.4.1  erc检查的执行
    3.4.2  erc检查的类型
    3.4.3  erc检查的经验分享
    3.4.4  d503项目的erc错误举例及修改提示
    3.4.5  两遍网表提取及网表对照（svs）
  3.5  提图单元的逻辑图准备
    3.5.1  逻辑图输入工具启动
    3.5.2  一个传输门逻辑图及符号的输入流程
    3.5.3  d503项目的单元逻辑图准备
  3.6  d503项目的数据导入/导出
    3.6.1  数据导入/导出基本内容
    3.6.2  提图数据与cadence之间的交互
  练习题3
第4章  集成电路版图设计基础
  4.1  版图设计流程
  4.2  版图设计工具使用基础
    4.2.1  版图设计工具启动
    4.2.2  d503项目版图设计工具主界面
    4.2.3  版图设计工具基本操作
  4.3  确定版图缩放倍率
    4.3.1  标尺单位的概念
    4.3.2  在软件内设置标尺单位
    4.3.3  d503项目标尺单位与版图修改
  4.4  工作区管理
    4.4.1  创建工作区
    4.4.2  工作区参数设置
    4.4.3  复制工作区
    4.4.4  d503项目工作区转换
  4.5  版图层次的设置
    4.5.1  版图层的命名规则
    4.5.2  d503项目版图层次定义的方法
  练习题4
第5章  d503项目的版图设计
  5.1  数字单元和数字模块的版图设计
    5.1.1  版图元素的输入
    5.1.2  版图编辑功能
    5.1.3  版图单元的设计
    5.1.4  d503项目的数字单元版图设计
    5.1.5  d503项目数字模块总体版图
  5.2  模拟器件和模拟模块的版图设计
    5.2.1  模拟器件的版图设计
    5.2.2  模拟模块的版图设计经验
    5.2.3  d503项目模拟模块的版图
  5.3  d503项目的总体版图
  5.4  版图数据转换
    5.4.1  导入和导出的数据类型
    5.4.2  脚本文件的导入和导出
    5.4.3  版图层定义文件的导入/导出
    5.4.4  gdsii数据的导入/导出
    5.4.5  从layeditor中导出d503项目版图数据后读入cadence
  5.5  d503项目版图的优化
    5.5.1  特殊器件参数方面的修改
    5.5.2  满足工艺要求的修改
    5.5.3  带熔丝调节的振荡器的设计
  练习题5
第6章  d503项目的版图验证
  6.1  dracula及版图验证基础
    6.1.1  dracula工具
    6.1.2  版图验证过程简介
  6.2  d503项目的drc验证
    6.2.1  drc基础知识及验证准备工作
    6.2.2  d503项目的单元区的drc验证
    6.2.3  d503项目的总体drc验证
  6.3  d503项目的lvs验证
    6.3.1  lvs基础知识及验证流程
    6.3.2  一个单元的lvs运行过程
    6.3.3  多个单元同时做lvs的方法和流程
    6.3.4  d503项目的总体lvs验证
  6.4  d503项目drc和lvs经验总结
  6.5  采用dracula进行两遍逻辑的对照
  6.6  d503项目的文档目录及管理
  练习题6
附录a  chiplogic逻辑提取快捷键
附录b  chiplogic版图设计快捷键
附录c  cadence电路图输入快捷键