EDA原理及Verilog HDL实现-从晶体管.门电路到Xilinx Vivado的数字系统设计

目录 第1章数字逻辑基础 1.1数字逻辑的发展史 1.2开关系统 1.2.10和1的概念 1.2.2开关系统的优势 1.2.3晶体管作为开关 1.2.4半导体物理器件 1.2.5半导体逻辑电路 1.2.6逻辑电路符号描述 1.3半导体数字集成电路 1.3.1集成电路的发展 1.3.2集成电路构成 1.3.3集成电路版图 1.4基本逻辑门电路分析 1.4.1基本逻辑门电路的描述 1.4.2逻辑门电路的传输特性 1.4.3基本逻辑门集成电路 1.4.4不同工艺逻辑门的连接 1.5逻辑代数理论 1.5.1逻辑代数中运算关系 1.5.2逻辑函数表达式 1.6逻辑表达式的化简 1.6.1使用运算律化简逻辑表达式 1.6.2使用卡诺图化简逻辑表达式 1.6.3不完全指定逻辑功能的化简 1.6.4输入变量的卡诺图表示 1.7毛刺产生及消除 1.8数字码制表示和转换 1.8.1数字码制表示 1.8.2数字码制转换 1.9组合逻辑电路 1.9.1编码器 1.9.2译码器 1.9.3码转换器 1.9.4数据选择器 1.9.5数据比较器 1.9.6加法器 1.9.7减法器 1.9.8加法器/减法器 1.9.9乘法器 1.10时序逻辑电路 1.10.1时序逻辑电路类型 1.10.2时序逻辑电路特点 1.10.3基本SR锁存器 1.10.4同步SR锁存器 1.10.5D锁存器 1.10.6D触发器 1.10.7其他触发器 1.10.8普通寄存器 1.10.9移位寄存器 1.10.10存储器 1.11有限自动状态机 1.11.1有限自动状态机原理 1.11.2状态图表示及实现 1.11.3三位计数器 第2章可编程逻辑器件工艺和结构 2.1可编程逻辑器件的发展历史 2.2可编程逻辑器件工艺 2.3简单可编程逻辑器件结构 2.3.1PROM原理及结构 2.3.2PAL原理及结构 2.3.3PLA原理及结构 2.4CPLD原理及结构 2.4.1功能块 2.4.2宏单元 2.4.3快速连接矩阵 2.4.4输入输出块 2.5FPGA原理及结构 2.5.1查找表结构及功能 2.5.2可配置的逻辑块 2.5.3时钟资源 2.5.4时钟管理模块 2.5.5块存储器资源 2.5.6互联资源 2.5.7专用的DSP模块 2.5.8输入和输出块 2.5.9吉比特收发器 2.5.10PCIE模块 2.5.11XADC模块 2.6CPLD和FPGA比较 2.7Xilinx可编程逻辑器件 2.7.1Xilinx CPLD芯片介绍 2.7.2Xilinx FPGA芯片介绍 2.7.3Xilinx PROM芯片介绍 第3章Vivado集成开发环境IP核设计流程 3.1IP的基本概念 3.1.1IP核来源 3.1.2IP核的提供方式 3.1.3IP核优化 3.2Vivado工具设计流程 3.3Vivado IP数字系统的设计与实现 3.3.1建立新的设计工程 3.3.2修改工程设置属性 3.3.3创建块设计 3.3.4生成设计输出文件 3.4XDC文件原理及添加方法 3.4.1XDC的特性 3.4.2约束文件的使用方法 3.4.3约束顺序 3.4.4XDC约束命令 3.4.5添加XDC文件 3.5查看综合后的结果 3.6查看实现后的结果 3.7生成和下载比特流文件 3.7.1生成比特流文件 3.7.2下载比特流文件 3.8生成和下载PROM文件 第4章Vivado集成开发环境Verilog HDL设计流程 4.1创建新的设计工程 4.2创建并添加一个新的设计文件 4.3RTL详细描述和分析 4.3.1详细描述的原理 4.3.2详细描述的过程 4.4设计综合和分析 4.4.1综合过程的关键问题 4.4.2执行设计综合 4.4.3综合报告的查看 4.5设计行为级仿真 4.6创建实现约束文件XDC 4.6.1实现约束的原理 4.6.2I/O规划器功能 4.6.3实现约束过程 4.7设计实现和分析 4.7.1设计实现原理 4.7.2设计实现及分析 4.8设计时序仿真 4.9生成并下载比特流文件 4.9.1生成比特流文件 4.9.2下载比特流文件到FPGA 4.10生成并烧写PROM文件 第5章Verilog HDL语言规范 5.1Verilog HDL语言发展 5.2Verilog HDL程序结构 5.2.1模块声明 5.2.2模块端口定义 5.2.3逻辑功能定义 5.3Verilog HDL描述方式 5.3.1行为级描述方式 5.3.2数据流描述方式 5.3.3结构级描述方式 5.3.4开关级描述方式 5.4Verilog HDL语言要素 5.4.1注释 5.4.2间隔符 5.4.3标识符 5.4.4关键字 5.4.5系统任务和函数 5.4.6编译器命令 5.4.7运算符 5.4.8数字 5.4.9字符串 5.4.10属性 5.5Verilog HDL数据类型 5.5.1值的集合 5.5.2网络和变量 5.5.3向量 5.5.4强度 5.5.5隐含声明 5.5.6网络类型 5.5.7寄存器类型 5.5.8整数、实数、时间和实时时间 5.5.9数组 5.5.10参数 5.5.11Verilog HDL命名空间 5.6Verilog HDL表达式 5.6.1操作符 5.6.2操作数 5.6.3延迟表达式 5.6.4表达式的位宽 5.6.5有符号表达式 5.6.6分配和截断 5.7Verilog HDL分配 5.7.1连续分配 5.7.2过程分配 5.8Verilog HDL门级和开关级描述 5.8.1门和开关声明 5.8.2逻辑门 5.8.3输出门 5.8.4三态门 5.8.5MOS开关 5.8.6双向传输开关 5.8.7CMOS开关 5.8.8pull门 5.8.9逻辑强度建模 5.8.10组合信号的强度和值 5.8.11通过非电阻器件的强度降低 5.8.12通过电阻器件的强度降低 5.8.13网络类型强度 5.8.14门和网络延迟 5.9Verilog HDL用户自定义原语 5.9.1UDP定义 5.9.2组合电路UDP 5.9.3电平触发的时序UDP 5.9.4边沿触发的时序电路UDP 5.9.5初始化状态寄存器 5.9.6UDP例化 5.9.7边沿触发和电平触发的混合行为 5.10Verilog HDL行为描述语句 5.10.1过程语句 5.10.2过程连续分配 5.10.3条件语句 5.10.4case语句 5.10.5循环语句 5.10.6过程时序控制 5.10.7语句块 5.10.8结构化的过程 5.11Verilog HDL任务和函数 5.11.1任务和函数的区别 5.11.2任务和任务使能 5.11.3禁止命名的块和任务 5.11.4函数和函数调用 5.12Verilog HDL层次化结构 5.12.1模块和模块例化 5.12.2覆盖模块参数值 5.12.3端口 5.12.4生成结构 5.12.5层次化的名字 5.12.6向上名字引用 5.12.7范围规则 5.13Verilog HDL设计配置 5.13.1配置格式 5.13.2库 5.13.3配置例子 5.13.4显示库绑定信息 5.13.5库映射例子 5.14Verilog HDL指定块 5.14.1模块路径声明 5.14.2为路径分配延迟 5.14.3混合模块延迟和分布式延迟 5.14.4驱动布线逻辑 5.14.5脉冲过滤行为的控制 5.15Verilog HDL时序检查 5.15.1使用稳定窗口检查时序 5.15.2用于时钟和控制信号的时序检查 5.15.3边沿控制符 5.15.4提示符： 用户定义对时序冲突的响应 5.15.5使能有条件的时序检查 5.15.6向量信号的时序检查 5.15.7负时序检查 5.16Verilog HDL SDF逆向注解 5.16.1映射SDF结构到Verilog 5.16.2多个注解 5.16.3多个SDF文件 5.16.4脉冲限制注解 5.16.5SDF到Verilog延迟值映射 5.17Verilog HDL系统任务和函数 5.17.1显示任务 5.17.2文件输入输出系统任务和函数 5.17.3时间标度系统任务 5.17.4仿真控制任务 5.17.5可编程逻辑阵列建模系统任务 5.17.6随机分析任务 5.17.7仿真时间函数 5.17.8转换函数 5.17.9概率分布函数 5.17.10命令行输入 5.17.11数学函数 5.18Verilog HDL的VCD文件 5.18.1四态VCD文件的创建 5.18.2四态VCD文件的格式 5.18.3扩展VCD文件的创建 5.18.4扩展VCD文件的格式 5.19Verilog HDL编译器指令 5.19.1'celldefine和'endcelldefine 5.19.2'default_nettype 5.19.3'define和'undef 5.19.4'ifdef、'else、'elsif、'endif和'ifndef 5.19.5'include 5.19.6'resetall 5.19.7'line 5.19.8'timescale 5.19.9'unconnected_drive和'nounconnected_drive 5.19.10'pragma 5.19.11'begin_keywords和'end_keyword 5.20Verilog HDL编程语言接口PLI 5.20.1Verilog HDL PLI发展过程 5.20.2Verilog HDL PLI提供的功能 5.20.3Verilog HDL PLI原理 5.20.4Verilog HDL VPI工作原理 5.21Verilog HDL(IEEE 1364—2005)关键字列表 第6章基本数字逻辑单元Verilog HDL描述 6.1组合逻辑电路的Verilog HDL描述 6.1.1逻辑门的Verilog HDL描述 6.1.2编码器的Verilog HDL描述 6.1.3译码器的Verilog HDL描述 6.1.4多路选择器的Verilog HDL描述 6.1.5数字比较器的Verilog HDL描述 6.1.6总线缓冲器的Verilog HDL描述 6.2数据运算操作的Verilog HDL描述 6.2.1加法操作的Verilog HDL描述 6.2.2减法操作的Verilog HDL描述 6.2.3乘法操作的Verilog HDL描述 6.2.4除法操作的Verilog HDL描述 6.2.5算术逻辑单元的Verilog HDL描述 6.3时序逻辑电路的Verilog HDL描述 6.3.1触发器和锁存器的Verilog HDL描述 6.3.2计数器的Verilog HDL描述 6.3.3移位寄存器的Verilog HDL描述 6.3.4脉冲宽度调制PWM的Verilog HDL描述 6.4存储器的Verilog HDL描述 6.4.1ROM的Verilog HDL描述 6.4.2RAM的Verilog HDL描述 6.5有限自动状态机的Verilog HDL描述 6.5.1FSM设计原理 6.5.2FSM的分类及描述 第7章Verilog HDL数字系统设计和实现 7.1设计所用外设的原理 7.1.1LED灯驱动原理 7.1.2开关驱动原理 7.1.3七段数码管驱动原理 7.1.4VGA显示器原理 7.1.5通用异步接收发送器原理 7.2系统设计原理 7.3创建新的设计工程 7.4Verilog HDL数字系统设计流程 7.4.1设计分频时钟模块2 7.4.2设计和仿真计数器模块 7.4.3设计顶层模块 7.4.4设计和例化分频时钟模块1 7.4.5设计七段数码管模块 7.4.6设计和例化分频时钟模块3 7.4.7设计和例化通用异步收发器模块 7.4.8设计和例化分频时钟模块4 7.4.9设计和例化VGA控制器模块 第8章创建和封装用户IP设计与实现 8.1Vivado定制IP流程导论 8.2封装用户定义IP核设计流程 8.2.1创建新的封装IP设计工程 8.2.2添加Verilog HDL设计源文件 8.2.3设置定制IP的库名和目录 8.2.4封装定制IP的实现 8.3调用用户自定义IP实现流程 8.3.1创建新的调用IP工程 8.3.2设置包含调用IP的路径 8.3.3创建基于IP的系统 8.4系统行为级仿真 8.5系统设计综合 8.6系统实现和验证 第9章Vivado调试工具原理及实现 9.1设计调试原理和方法 9.2FIFO IP的生成和调用 9.2.1创建新的工程 9.2.2添加FIFO IP核 9.2.3添加顶层设计文件 9.2.4添加XDC文件 9.3网表插入调试探测流程方法及实现 9.3.1网表插入调试探测流程的方法 9.3.2网表插入调试探测流程的实现 9.4使用添加Verilog HDL属性调试探测流程 9.5使用Verilog HDL例化调试核调试探测流程 第10章数字系统高级设计方法 10.1数字系统设计目标 10.2时序的基本概念 10.2.1基本术语 10.2.2时序路径 10.2.3建立和保持松弛 10.2.4去除和恢复检查 10.3逻辑复制和复用 10.3.1逻辑复制 10.3.2逻辑复用 10.4并行和流水线 10.4.1并行设计 10.4.2流水线设计 10.5同步和异步单元处理 10.5.1同步单元处理 10.5.2异步单元处理 10.6逻辑结构处理 10.6.1逻辑结构设计方法 10.6.2if和case语句的使用 第11章数模混合系统设计 11.1模数转换器原理 11.1.1模数转换器的参数 11.1.2模数转换器的类型 11.2数模转换器原理 11.2.1数模转换器的参数 11.2.2数模转换器的类型 11.3基于XADC的信号采集和处理原理及实现 11.3.1XADC模块原理 11.3.2XADC原语 11.3.31602模块原理 11.3.4信号采集、处理和显示的实现 11.4基于DAC的信号发生器的设计原理及实现 11.4.1D/A转换器工作原理 11.4.2函数信号产生原理 11.4.3设计实现