FPGA系统设计——基于Verilog HDL的描述(微课视频版)

第1章FPGA开发简介

1.1可编程逻辑器件概述

1.2FPGA芯片

1.2.1FPGA框架结构

1.2.2Intel FPGA

1.3FPGA开发工具

1.4基于FPGA的开发流程

1.4.1FPGA设计方法概论

1.4.2典型FPGA开发流程

1.4.3FPGA的配置

1.4.4基于FPGA的SoC设计方法

第2章Verilog HDL硬件描述语言

2.1程序基本结构

2.2Verilog HDL 数据类型

2.2.1常量

2.2.2net型变量

2.2.3variable型变量

2.3Verilog HDL 运算符

2.4Verilog HDL 描述语句

2.4.1赋值语句

2.4.2条件语句

2.4.3结构说明语句

2.4.4循环控制语句

2.4.5生成语句

2.5语句的顺序执行与并行执行

2.6元件例化

2.7内置基本门

2.8Verilog语言模块描述方式

第3章Quartus Prime设计开发环境

3.1Quartus Prime概述

3.2Quartus Prime设计流程

3.2.1设计输入

3.2.2设计处理

3.2.3波形仿真

3.2.4器件编程

3.3嵌入式逻辑分析仪使用

第4章基本电路的HDL设计

4.1优先编码器

4.2译码器

4.3数据选择器

4.4运算电路的设计

4.5时钟信号

4.6锁存器和触发器

4.6.1锁存器

4.6.2触发器

4.7同步、异步控制信号

4.8同步电路的设计原则

4.9计数器

4.10分频器

4.11寄存器

4.11.1寄存器

4.11.2移位寄存器

4.11.3串并转换电路

4.11.4m序列产生器

4.12有限状态机

4.13动态扫描电路

第5章仿真测试文件

5.1测试文件结构

5.2`timescale指令

5.3initial语句

5.4always语句

5.5系统函数

第6章基于IP的设计

6.1IP核

6.2触发器IP核的Verilog HDL设计应用

6.3存储器IP核的Verilog HDL设计应用

6.4锁相环IP核的Verilog HDL设计应用

6.5滤波器IP核的Verilog HDL设计应用

6.6时钟优化IP

第7章人机交互接口设计

7.1键盘扫描电路的Verilog HDL设计

7.1.1设计原理

7.1.2设计实现

7.1.3综合仿真

7.2液晶驱动电路的Verilog HDL设计

7.2.1设计原理

7.2.2设计实现

7.2.3综合仿真

7.3UART串行接口电路的Verilog HDL设计

7.3.1设计原理

7.3.2设计实现

7.3.3综合仿真

第8章数字信号处理电路设计

8.1CRC校验电路的Verilog HDL设计

8.1.1工作原理

8.1.2设计实现

8.1.3综合仿真

8.2汉明纠错码电路的Verilog HDL设计

8.2.1工作原理

8.2.2设计实现

8.2.3综合仿真

8.3滤波电路的Verilog HDL设计

8.3.1工作原理

8.3.2设计实现

8.3.3综合仿真

8.4HDB3基带信号编译码电路的Verilog HDL设计

8.4.1工作原理

8.4.2设计实现

8.4.3综合仿真

第9章密码算法设计

9.1SM4分组密码算法的Verilog HDL设计

9.1.1SM4算法原理

9.1.2设计实现

9.1.3仿真验证

9.2ZUC序列密码算法的Verilog HDL设计

9.2.1ZUC算法原理

9.2.2设计实现

9.2.3仿真验证

9.3SM3密码杂凑算法的Verilog HDL设计

9.3.1SM3算法原理

9.3.2设计实现

9.3.3仿真验证

第10章基于Nios Ⅱ的SOPC系统开发

10.1简介

10.1.1SOPC技术

10.1.2Nios Ⅱ嵌入式处理器

10.1.3Qsys开发工具

10.2SOPC硬件开发

10.2.1启动Qsys

10.2.2添加Nios Ⅱ及外设IP组件

10.2.3集成Nios Ⅱ系统至Quartus Prime

10.3SOPC软件系统开发

10.3.1创建Nios Ⅱ工程

10.3.2设置工程的系统属性

10.3.3程序编写及编译

10.3.4代码调试及运行

附录Verilog HDL保留字

参考文献