VERILOG HDL项目式教程

项目1 Verilog HDL综述 1 任务1.1 Verilog HDL标准 1 任务1.2 电路设计 1 一、设计举例 2 二、查看电路图 4 任务1.3 电路仿真 10 一、仿真举例 10 二、基于ModelSim的仿真步骤 13 三、结构化过程语句Initial 18 四、延时仿真 20 五、仿真常用系统函数和任务 22 项目小结 35 习题1 35 项目2 数据流建模 38 任务2.1 连续赋值语句 38 任务2.2 运算符类型 41 一、算术运算符 42 二、关系运算符 43 三、按位运算符 43 四、缩减运算符 44 五、逻辑运算符 45 六、条件运算符 46 七、移位运算符 47 八、位拼接运算符 49 九、运算符的优先级 49 任务2.3 基本语法及其学习建议 52 一、四值逻辑 52 二、多驱动源和信号强度 53 三、常量 55 四、标识符 60 项目小结 61 习题2 62 项目3 结构化建模 63 任务3.1 门级原语 63 任务3.2 层次建模 65 项目小结 70 习题3 70 项目4 行为建模 72 任务4.1 结构化过程语句always 72 任务4.2 过程赋值语句 73 任务4.3 选择语句 77 一、if条件语句 77 二、case多路分支语句 79 三、选择语句总结 84 任务4.4 循环语句 85 一、for语句 86 二、repeat语句 87 三、循环语句总结 89 任务4.5 块语句(begin/end) 90 任务4.6 任务和函数语句 92 一、task语句 92 二、function语句 93 任务4.7 流水线设计 96 项目小结 101 习题4 102 项目5 状态机建模 105 任务5.1 同步有限状态机引例 105 任务5.2 状态机的基本概念 110 一、状态机的基本描述方式 110 二、状态机的基本要素及分类 110 三、单进程、双进程和多进程状态机 111 任务5.3 状态机的编码方法 116 一、编码方法比较 116 二、非法状态的处理 120 项目小结 120 习题5 121 项目6 数字电路设计举例 123 任务6.1 表决器设计 123 一、设计要求 123 二、设计分析 123 三、设计与仿真 124 任务6.2 计数器设计 127 一、设计要求 127 二、设计分析 128 三、设计与仿真 129 任务6.3 分频器设计 133 一、偶数分频 134 二、奇数分频 134 三、2n分频 137 四、分频器电路测试 138 任务6.4 流水灯控制器设计 141 一、设计要求 141 二、设计分析 142 三、设计与仿真 142 任务6.5 交通灯控制器设计 146 一、设计要求 146 二、设计分析 146 三、设计与仿真 147 任务6.6 序列检测器设计 150 一、设计要求 150 二、设计分析 150 三、设计与仿真 152 任务6.7 汉字显示设计 155 一、设计要求 155 二、设计分析 156 三、设计与仿真 158 任务6.8 梯形波设计 164 一、设计要求 164 二、设计分析 164 三、设计与仿真 165 任务6.9 数字钟设计 169 一、设计要求 169 二、设计分析 170 三、设计与仿真 170 任务6.10 信号发生器设计 174 一、设计要求 174 二、设计分析 175 三、设计与仿真 176 项目小结 181 习题6 182 项目7 简易CPU设计 183 任务7.1 简易处理器的系统架构设计 183 一、简易处理器的组成结构 183 二、简易处理器的功能 184 三、指令系统的设计 184 任务7.2 简易处理器的设计实现 186 一、顶层系统设计 186 二、基本部件设计 191 任务7.3 简易处理器的仿真验证 207 项目小结 210 习题7 211 参考文献 212