包邮Verilog-HDL实用设计与工程制作

第1章 硬件描述语言 1.1 什么是硬件描述语言hdl 1.2 基本逻辑电路的verilog—hdl描述 1.2.1 与门逻辑电路的描述 1.2.2 与非门逻辑电路的描述 1.2.3 非门逻辑电路的描述 1.2.4 或门逻辑电路的描述 1.2.5 或非门逻辑电路的描述 1.2.6 缓冲器逻辑电路的描述 1.3 逻辑仿真 1.3.1 顶层模块的编写 1.3.2 寄存器类型定义 1.3.3 线网类型定义 1.3.4 底层模块的调用 1.3.5 输入端口波形的描述 1.3.6 二与门逻辑电路的逻辑仿真结果第2章 altera fpga开发板及开发流程简介 2.1 fpga开发板及开发环境 2.1.1 fpga开发板简介 2.1.2 fpga开发环境 2.2 二与门逻辑电路的开发实例 2.2.1 工程文件的建立 2.2.2 源文件的建立 2.2.3 综合分析 2.2.4 modelsim仿真 2.2.5 引脚配置 2.2.6 编译与下载 2.2.7 硬件测试第3章 组合逻辑电路 3.1 数据选择器 3.1.1 2—1数据选择器 3.1.2 2—1数据选择器的verilog—hdl描述 3.1.3 4—1数据选择器 3.1.4 4—1数据选择器的verilog—hdl描述 3.1.5 条件操作符的使用方法 3.1.6 数据选择器的行为描述方式 3.1.7 case语句的使用方法 3.1.8 if—else语句的使用方法 3.1.9 function函数的使用方法 3.1.10 用于仿真的顶层模块 3.1.11 数据选择器的逻辑仿真结果 3.2 数据比较器 3.2.1 *简单的数据判断方法 3.2.2 2位数据比较器 3.2.3 2位数据比较器的verilog—hdl描述 3.2.4 2位数据比较器的逻辑仿真结果 3.2.5 数据比较器的数据宽度扩展 3.2.6 4位数据比较器的verilog—hdl描述 3.2.7 4位数据比较器的逻辑仿真结果 3.3 编码器 3.3.1 2位二进制编码器 3.3.2 2位二进制编码器的verilog—hdl描述 3.3.3 2位二进制编码器的逻辑仿真结果 3.4 译码器 3.4.1 bcd码译码器 3.4.2 非完全描述的逻辑函数和逻辑表达式的简化 3.4.3 bcd码译码器的verilog—hdl描述 3.4.4 bcd码译码器的逻辑仿真结果……第4章 触发器第5章 时序逻辑电路第6章 硬件开发应具备的条件第7章 数字电路系统的实用设计第8章 实用设计与工程制作参考文献