EDA工程技术丛书EDA技术与SoC设计应用/李鸿强 段晓杰 张诚

第1章EDA技术概述

1.1引言

1.2EDA技术及其发展现状

1.3EDA设计方法

1.4CPLD/FPGA的EDA开发流程

1.5EDA设计工具

第2章CPLD/FPGA元件

2.1PLD的结构与配置

2.1.1PLD发展历程

2.1.2PLD分类

2.1.3PLD原理与基本结构

2.2CPLD与FPGA简介

2.2.1CPLD与FPGA的区别

2.2.2Altera产品介绍

2.2.3Altera的CPLD的结构与特点

2.2.4Altera的FPGA的结构与特点

2.3MAX系列元件

2.3.1MAX 3000A

2.3.2MAX 7000

2.3.3MAX Ⅱ

2.3.4MAX Ⅴ

2.4Cyclone系列元件

2.4.1Cyclone

2.4.2Cyclone Ⅱ

2.4.3Cyclone Ⅲ

2.4.4Cyclone Ⅳ

2.4.5Cyclone Ⅴ

2.5Stratix系列元件

2.5.1Stratix

2.5.2Stratix Ⅱ

2.5.3Stratix Ⅲ

2.5.4Stratix Ⅳ

2.5.5Stratix Ⅴ

第3章MAX+plus Ⅱ软件概述

3.1MAX+plus Ⅱ软件简介

3.1.1MAX+plus Ⅱ开发软件特点

3.1.2MAX+plus Ⅱ开发软件的主要功能

3.1.3MAX+plus Ⅱ运行环境需求

3.2MAX+plus Ⅱ的安装

3.2.1MAX+plus Ⅱ软件安装

3.2.2MAX+plus Ⅱ软件授权

3.3MAX+plus Ⅱ设计流程

3.3.1设计流程

3.3.2设计编译

第4章Quartus Ⅱ软件概述

4.1Quartus Ⅱ软件简介

4.1.1图形用户界面设计流程

4.1.2EDA工具设计流程

4.1.3命令行设计流程

4.1.4Quartus Ⅱ软件的主要设计特性

4.2Quartus Ⅱ软件安装

4.2.1PC系统配置

4.2.2Quartus Ⅱ软件安装过程

4.2.3Quartus Ⅱ软件授权

4.3Quartus Ⅱ基本设计流程

4.3.1创建工程

4.3.2建立图形设计文件

4.3.3建立文本编辑文件

4.3.4建立存储器编辑文件

4.4设计项目的编译

4.4.1设计综合

4.4.2Quartus Ⅱ编译器窗口

4.4.3编译器选项设置

4.4.4引脚分配

4.4.5启动编译器

4.5设计项目的仿真

4.5.1仿真波形文件创建

4.5.2设计仿真

4.5.3仿真结果分析

4.6元件编程

第5章Quartus Ⅱ软件第三方工具

5.1ModelSim软件的主要结构

5.2ModelSim的简要使用方法

5.3在ModelSim SE中指定Altera的仿真库

第6章VHDL硬件描述语言

6.1概述

6.2VHDL语言的基本结构

6.2.1VHDL语言基本单元及其结构

6.2.2VHDL语言结构体的子结构描述

6.2.3程序包、库及配置

6.2.4VHDL的常用语句

6.3VHDL语言的数据类型及运算符

6.3.1VHDL语言的客体及其分类

6.3.2数据类型的种类

6.3.3数据类型的转换

6.3.4VHDL语言的运算符

6.4VHDL数字电路设计实例

6.4.1VHDL语言组合逻辑电路设计

6.4.2VHDL语言时序逻辑电路设计

第7章Verilog HDL硬件描述语言

7.1概述

7.1.1Verilog HDL的历史

7.1.2Verilog HDL与VHDL的比较

7.1.3Verilog HDL的功能

7.1.4Verilog HDL的设计方法

7.1.5语言描述与电路实现的关系

7.2Verilog HDL的基本结构

7.2.1Verilog HDL模块的结构

7.2.2端口类型声明

7.2.3逻辑功能描述

7.3标识符、常量和变量

7.3.1标识符

7.3.2值集合

7.3.3常量

7.3.4变量

7.3.5对被赋值变量的类型要求

7.4运算符及表达式

7.4.1算术运算符

7.4.2关系运算符

7.4.3相等关系运算符

7.4.4逻辑运算符

7.4.5按位运算符

7.4.6归约运算符

7.4.7移位运算符

7.4.8条件运算符

7.4.9位拼接

7.4.10赋值运算符

7.4.11运算符的优先级

7.5编译预处理指令

7.5.1宏定义指令`define

7.5.2文件包含指令`include

7.5.3条件编译命令`ifdef，`else，`endif

7.5.4时间尺度`timescale

7.6门级建模

7.6.1实例化

7.6.2内置基本门类型

7.6.3门延时

7.6.4实例数组

7.6.5门级建模示例

7.7寄存器传输级建模

7.7.1连续赋值语句

7.7.2线网声明赋值

7.7.3连续赋值语句的应用场合

7.7.4寄存器传输级建模举例

7.8算法级建模

7.8.1块语句

7.8.2过程赋值语句

7.8.3时序控制

7.8.4程序控制语句

7.8.5过程结构

7.8.6作用域规则

7.8.7算法级建模举例

第8章EDA设计优化

8.1建立和保持时间

8.2冒险现象

8.2.1竞争冒险现象

8.2.2冒险现象产生的原因

8.2.3竞争冒险的判断

8.2.4如何消除冒险现象

8.3时钟问题

8.3.1全局时钟

8.3.2门控时钟

8.3.3多级逻辑时钟

8.3.4行波时钟

8.3.5多时钟系统

8.4清零和置位信号

8.5信号的延时

8.5.1导致信号延时的因素

8.5.2消除电路冗余

8.5.3时钟歪斜现象及解决办法

8.6流水线设计技术

8.6.1流水线设计的优点

8.6.2流水线设计的流程

8.7有限状态机FSM

8.7.1Moore型有限状态机

8.7.2Mealy型有限状态机

8.7.3状态机的设计要点

8.8测试验证程序TestBench

8.8.1测试验证程序的目的

8.8.2TestBench的设计方法

8.8.3TestBench应用举例

第9章Nios嵌入式处理器设计

9.1Nios嵌入式处理器介绍

9.1.1**代Nios嵌入式处理器

9.1.2第二代Nios嵌入式处理器

9.1.3可配置的软核嵌入式处理器的优势

9.2Nios Ⅱ嵌入式处理器软、硬件开发流程简介

9.2.1硬件开发流程

9.2.2软件开发流程

9.3Nios Ⅱ处理器结构

9.4Nios Ⅱ的寄存器文件

9.4.1Nios Ⅱ的通用寄存器

9.4.2Nios Ⅱ的控制寄存器

9.5算术逻辑单元

9.5.1未实现的指令

9.5.2用户指令

9.6复位信号

9.7Nios Ⅱ处理器运行模式

9.8异常和中断控制器

9.8.1异常控制器

9.8.2中断控制器

9.9Nios Ⅱ的异常处理

9.9.1异常类型

9.9.2异常硬件处理流程

9.9.3异常判别及优先级

9.9.4异常嵌套

9.9.5异常返回

9.9.6异常响应时间

9.10存储器及I/O结构

9.10.1指令与数据总线

9.10.2高速缓存

9.10.3紧耦合存储器

9.10.4地址映射

9.11存储器和外设访问

9.11.1寻址方式

9.11.2高速缓存访问

第10章SOPC Builder设计开发

10.1SOPC技术简介

10.1.1SOPC技术及特点

10.1.2SOPC系统的实现方式

10.2SOPC系统开发流程

10.3SOPC系统硬件开发

10.3.1SOPC Builder简介

10.3.2SOPC系统的硬件开发

10.4SOPC系统的软件开发

10.4.1创建C/C++应用工程

10.4.2设置C/C++应用工程系统属性

10.4.3编译链接工程

10.4.4调试/运行程序

第11章DSP Builder设计开发

11.1DSP Builder系统设计工具

11.1.1DSP Builder安装

11.1.2嵌入式DSP设计流程

11.1.3DSP Builder设计过程

11.2LogicLock技术

11.2.1LogicLock技术简介

11.2.2LogicLock设计应用

参考文献