包邮EDA技术及应用(第3版)

目录 第1章EDA技术概述 1.1EDA技术及其发展 1.1.1EDA技术的含义 1.1.2EDA技术的发展历程 1.1.3EDA技术的基本特征 1.2EDA技术的实现目标与ASIC设计 1.2.1EDA技术的实现目标 1.2.2ASIC的特点与分类 1.2.3ASIC的设计方法 1.2.4IP核复用技术与SOC设计 1.3硬件描述语言 1.3.1VHDL 1.3.2Verilog HDL 1.3.3ABELHDL 1.3.4Verilog HDL和VHDL的比较 1.4常用EDA工具 1.4.1设计输入编辑器 1.4.2综合器 1.4.3仿真器 1.4.4适配器 1.4.5编程下载 1.5EDA的工程设计流程 1.5.1设计输入 1.5.2综合 1.5.3适配 1.5.4时序仿真与功能仿真 1.5.5编程下载 1.5.6硬件测试 1.6Quartus Prime 集成开发环境 1.6.1简介 1.6.2Quartus Prime 18的下载与安装 1.6.3Quartus Prime 18用户界面简介 1.6.4Quartus Prime 18新建工程 1.7EDA技术发展趋势 思考题与习题 第2章可编程逻辑器件 2.1概述 2.1.1PLD发展历程 2.1.2目前流行的可编程器件的特点 2.1.3可编程逻辑器件的基本结构和分类 2.1.4PLD相对于MCU的优势所在 2.2CPLD的结构与工作原理 2.2.1CPLD的基本结构 2.2.2Altera公司MAX7000系列CPLD简介 2.3FPGA的结构与工作原理 2.3.1FPGA的基本结构 2.3.2Cyclone IV系列器件的结构原理 2.4国产FPGA器件 2.5可编程逻辑器件的测试技术 2.5.1内部逻辑测试 2.5.2JTAG边界扫描 2.5.3逻辑分析仪 2.6CPLD/FPGA的编程与配置 2.6.1CPLD在系统可编程 2.6.2FPGA配置方式 2.6.3FPGA专用配置器件 2.6.4使用单片机配置FPGA 2.6.5使用CPLD配置FPGA 2.7CPLD/FPGA开发应用选择 思考题与习题 第3章原理图输入设计方法 3.1原理图设计方法 3.1.1内附逻辑函数 3.1.2编辑规则 3.1.3原理图编辑工具 3.1.4原理图编辑流程 3.1.5设计项目的处理 3.1.6设计项目的校验 3.1.7器件编程 3.21位全加器设计 3.2.1建立文件夹 3.2.2输入设计项目和存盘 3.2.3将设计项目设置成工程文件 3.2.4选择目标器件并编译 3.2.5时序仿真 3.2.6引脚锁定 3.2.7编程下载 3.2.8设计顶层文件 3.3数字电子钟设计 3.3.1六十进制计数器设计 3.3.2十二进制计数器设计 3.3.3数字电子钟顶层电路设计 3.4利用LPM兆功能块的电路设计 3.4.1常用LPM兆功能块 3.4.2基于lpm_counter的数据分频器设计 3.4.3制作一个兆功能模块 3.5编译报告 思考题与习题 第4章VHDL设计初步 4.1概述 4.1.1常用硬件描述语言简介 4.1.2VHDL的特点 4.1.3VHDL程序设计约定 4.2VHDL的基本单元及其构成 4.2.12选1多路选择器的VHDL描述 4.2.2VHDL程序的基本结构 4.2.3实体 4.2.4结构体 4.3VHDL文本输入设计方法初步 4.3.1项目建立与VHDL源文件输入 4.3.2将当前设计设定为工程 4.3.3选择VHDL文本编译版本号和排错 4.3.4时序仿真 4.4VHDL程序设计举例 4.4.1D触发器的VHDL描述 4.4.21位二进制全加器的VHDL描述 4.4.34位加法计数器的VHDL描述 思考题与习题 第5章VHDL设计进阶 5.1VHDL要素 5.1.1VHDL文字规则 5.1.2VHDL数据对象 5.1.3VHDL数据类型 5.1.4VHDL操作符 5.2VHDL顺序语句 5.2.1赋值语句 5.2.2转向控制语句 5.2.3WAIT语句 5.2.4子程序调用语句 5.2.5返回语句 5.2.6NULL语句 5.2.7其他语句 5.3VHDL并行语句 5.3.1进程语句 5.3.2并行信号赋值语句 5.3.3块语句结构 5.3.4并行过程调用语句 5.3.5元件例化语句 5.3.6生成语句 5.4子程序 5.4.1函数 5.4.2重载函数 5.4.3过程 5.4.4重载过程 5.5库、程序包及其配置 5.5.1库 5.5.2程序包 5.5.3配置 5.6VHDL描述风格 5.6.1行为描述 5.6.2数据流描述 5.6.3结构描述 5.7常用单元的设计举例 5.7.1组合逻辑电路设计 5.7.2时序逻辑电路设计 5.8VHDL与原理图混合设计方式 5.8.14位二进制计数器的VHDL设计 5.8.27段显示译码器的VHDL设计 5.8.3顶层文件原理图设计 5.8.4查看工程的层次结构 思考题与习题 第6章有限状态机设计 6.1概述 6.1.1关于状态机 6.1.2状态机的特点 6.1.3状态机的基本结构和功能 6.2一般有限状态机的设计 6.2.1一般有限状态机的组成 6.2.2设计实例 6.3Moore型状态机的设计 6.3.1多进程Moore型状态机 6.3.2用时钟同步输出信号的Moore型状态机 6.4Mealy型状态机的设计 6.4.1多进程Mealy型状态机 6.4.2用时钟同步输出信号的Mealy型状态机 6.5状态编码 6.5.1状态位直接输出型编码 6.5.2顺序编码 6.5.3一位热码编码 6.5.4状态机剩余状态处理 6.6行为建模的算法状态机图 6.6.1ASM图的基本符号 6.6.2ASM块 6.6.3ASM图的时序关系 6.6.4ASM图的建立 思考题与习题 第7章Quartus Prime 18的常用IP核 7.1计数器 7.2锁相环 7.3数字控制振荡器 7.4有限冲击响应滤波器 7.5硬件乘法器 7.6片上存储器 7.7ROM与COUNTER IP核联合应用 思考题与习题 第8章设计实例 8.1移位相加8位硬件乘法器电路设计 8.1.1硬件乘法器的功能 8.1.2硬件乘法器的设计思路 8.1.3硬件乘法器的设计 8.1.4波形仿真 8.2DDS正弦信号发生器电路设计 8.2.1正弦信号发生器的功能 8.2.2DDS工作原理 8.2.3DDS正弦信号发生器的设计 8.2.4波形仿真 8.3等精度频率计电路设计 8.3.1频率计的功能 8.3.2等精度频率计工作原理 8.3.3等精度频率计的设计 8.3.4波形仿真 8.4通用异步收发机设计 8.4.1通用异步收发机的操作 8.4.2通用异步收发机的发送器 8.4.3通用异步收发机的接收器 8.4.4通用异步收发机的验证 8.5数字IQ正交变换 8.6多通道数据同步 8.7快速傅里叶变换 8.8CRC校验设计 8.8.1CRC校验编码原理 8.8.2CRC校验设计实例 8.9线性时不变FIR滤波器设计 附录数字系统设计课题 参考文献