包邮数字设计和计算机体系结构 RISC-V版

目　　录Digital Design and Computer Architecture, RISC-V Edition译者序前言第1章　数字系统　11.1　写在*前面　11.2　管理复杂性的技术　11.2.1　抽象　11.2.2　准则　21.2.3　三Y原则　31.3　数字抽象　31.4　数制系统　41.4.1　十进制数　41.4.2　二进制数　5目　　录Digital Design and Computer Architecture, RISC-V Edition译者序前言第1章　数字系统　11.1　写在*前面　11.2　管理复杂性的技术　11.2.1　抽象　11.2.2　准则　21.2.3　三Y原则　31.3　数字抽象　31.4　数制系统　41.4.1　十进制数　41.4.2　二进制数　51.4.3　十六进制数　61.4.4　字节、半字和字　71.4.5　二进制加法　81.4.6　有符号二进制数　81.5　逻辑门　111.5.1　非门　111.5.2　缓冲器　111.5.3　与门　111.5.4　或门　121.5.5　其他二输入逻辑门　121.5.6　多输入逻辑门　121.6　数字抽象的相关概念　131.6.1　电源电压　131.6.2　逻辑电平　131.6.3　噪声容限　141.6.4　直流传输特性　141.6.5　静态准则　151.7　CMOS晶体管*　161.7.1　半导体　161.7.2　二极管　171.7.3　电容　171.7.4　nMOS和pMOS晶体管　171.7.5　CMOS非门　191.7.6　其他CMOS逻辑门　191.7.7　传输门　211.7.8　伪nMOS逻辑　211.8　功耗*　211.9　本章总结和后续章节概览　23习题　23面试题　29第2章　组合逻辑设计　302.1　引言　302.2　布尔表达式　322.2.1　术语　322.2.2　与或式　322.2.3　或与式　332.3　布尔代数　342.3.1　公理　342.3.2　单变量定律　342.3.3　多变量定律　352.3.4　定律的统一证明方法　362.3.5　表达式化简　372.4　从逻辑到门　372.5　多级组合逻辑　392.5.1　逻辑门量的精简　392.5.2　推气泡法　402.6　非法值和浮空值　422.6.1　非法值X　422.6.2　浮空值Z　422.7　卡诺图　432.7.1　画圈的原理　442.7.2　用卡诺图*小化逻辑　442.7.3　无关项　462.7.4　小结　472.8　组合逻辑模块　472.8.1　多路选择器　472.8.2　译码器　502.9　时序　502.9.1　传输延迟和*小延迟　502.9.2　毛刺　532.10　本章总结　54习题　55面试题　59第3章　时序逻辑设计　603.1　引言　603.2　锁存器和触发器　603.2.1　SR锁存器　613.2.2　D锁存器　623.2.3　D触发器　633.2.4　寄存器　633.2.5　带使能端的触发器　633.2.6　带复位功能的触发器　643.2.7　晶体管级的锁存器和触发器设计*　643.2.8　小结　653.3　同步逻辑设计　663.3.1　问题电路　663.3.2　同步时序电路　673.3.3　同步和异步电路　683.4　有限状态机　683.4.1　有限状态机设计实例　693.4.2　状态编码　723.4.3　Moore型和Mealy型状态机　733.4.4　状态机的分解　763.4.5　由电路图导出有限状态机　773.4.6　小结　793.5　时序逻辑电路的时序　793.5.1　动态准则　803.5.2　系统时序　803.5.3　时钟偏移*　833.5.4　亚稳态　853.5.5　同步器　863.5.6　分辨时间的推导*　873.6　并行　893.7　本章总结　91习题　92面试题　96第4章　硬件描述语言　974.1　引言　974.1.1　模块　974.1.2　语言起源　984.1.3　仿真与综合　994.2　组合逻辑　1004.2.1　位运算符　1004.2.2　注释和空白字符　1024.2.3　归约运算符　1024.2.4　条件赋值　1034.2.5　内部变量　1054.2.6　优先级　1064.2.7　数字　1074.2.8　Z和X　1084.2.9　位混合　1094.2.10　延迟　1094.3　结构建模　1104.4　时序逻辑　1134.4.1　寄存器　 1134.4.2　可复位寄存器　1154.4.3　使能寄存器　1164.4.4　多寄存器　1174.4.5　锁存器　1174.5　更多组合逻辑　1184.5.1　case 语句　1204.5.2　if语句　1224.5.3　含无关项的真值表　1234.5.4　阻塞和非阻塞赋值　1244.6　有限状态机　1274.7　数据类型*　1304.7.1　System Verilog　1304.7.2　VHDL　1314.8　参数化模块*　1334.9　测试平台　1364.10　本章总结　139习题　139System Verilog 习题　142VHDL 习题　145面试题　146第5章　常见数字模块　1475.1　引言　1475.2　算术电路　1475.2.1　加法　1475.2.2　减法　1535.2.3　比较器　1535.2.4　算术逻辑单元　1555.2.5　移位器和循环移位器　1585.2.6　乘法*　1595.2.7　除法*　1595.2.8　扩展材料　1605.3　数制系统　16