包邮数字电路应用

第1章 绪论 1.1 什么是数字电路 1.2 数字电路的发展及应用 1.3 数字电路设计方法 1.4 课程应用模型第2章 数字电路基础 2.1 数制和码制 2.1.1 基本概念 2.1.2 二进制与十进制 2.1.3 八进制与十六进制 2.1.4 码制 2.2 逻辑代数基础 2.2.1 逻辑运算 2.2.2 基本规则 2.3 逻辑函数 2.3.1 逻辑函数及其表示方法 2.3.2 逻辑函数的标准形式 2.3.3 逻辑函数的代数化简 2.3.4 卡诺图化简法 习题第3章 逻辑电路 3.1 门电路 3.1.1 基本门电路 3.1.2 常用集成门电路 3.2 组合逻辑电路 3.2.1 组合电路的分析和设计 3.2.2 组合逻辑电路的竞争与冒险 3.2.3 常用的集成组合逻辑电路 3.3 时序逻辑电路 3.3.1 触发器 3.3.2 典型触发器 3.3.3 典型集成触发器 3.3.4 时序逻辑电路的分类 3.3.5 同步时序逻辑电路分析与设计 3.3.6 异步时序逻辑电路的分析与设计 3.3.7 计数器 3.3.8 寄存器 习题第4章 大规模数字集成电路 4.1 半导体存储器 4.1.1 只读存储器 4.1.2 随机存储器 4.2 可编程逻辑器件 4.2.1 简单可编程逻辑器件 4.2.2 复杂可编程逻辑器件(CPLD) 4.2.3 现场可编程门阵列(FPGA) 4.3 常用CPLD/FPGA器件 4.3.1 Altera公司产品 4.3.2 Xilinx公司产品 4.3.3 Lattice公司产品 习题第5章 Verilog HDL数字设计基础 5.1 Verilog HDL简介 5.2 语法基本要素 5.3 模块的结构 5.3.1 模块的介绍 5.3.2 模块的调用 5.4 数据类型与表达式 5.4.1 线网型变量 5.4.2 寄存器型变量 5.5 运算符 5.5.1 操作数 5.5.2 Verilog HDL的运算符 5.6 赋值语句 5.6.1 连续赋值语句 5.6.2 线网声明赋值 5.6.3 过程赋值语句 5.7 结构说明语句 5.8 条件语句 5.8.1 if-else语句 5.8.2 case语句 5.9 循环语句 5.9.1 forever循环语句 5.9.2 repeat循环语句 5.9.3 While循环语句 5.9.4 for循环语句 5.10 块语句 5. 10.1 顺序语句块 5. 10.2 并行语句块 5.11 结构语句 5.11.1 initial语句 5.11.2 always语句 5.12 系统任务 5.12.1 任务 5.12.2 任务定义 5.12.3 任务调用 5.13 函数语句 5.13.1 函数定义 5.13.2 函数调用 5.13.3 函数的使用规则 5.13.4 task和function的区别 5.14 常用的系统任务和函数 5.14.1 $display和$write 5.14.2 系统任务$monitor 5.14.3 系统函数$time和$realtime 5.14.4 系统任务$finish和$stop 5.14.5 系统任务$readmem 5.14.6 系统任务$random 5.14.7 文件输入／输出任务 5.15 编译预处理 5.15.1 'define和'undef. 5.15.2 'ifdef、'else和'endif 5.15.3 'default_nettype 5.15.4 'include- 5.15.5 'resetall 5.15.6 'timescale 5.15.7 'unconnected_drive和'nounconnected_driw 习题第6章 Quartus Ⅱ功能及应用 6.1 Quartus Ⅱ软件简介及特点 6.2 Quartus Ⅱ软件开发流程 6.2.1 设计输入 6.2.2 综合 6.2.3 布局布线 6.2.4 编译和配置 6.2.5 仿真 6.2.6 调试 6.2.7 系统级设计 6.3 Quartus Ⅱ软件的使用举例 6.3.1 创建Quartus Ⅱ工程 6.3.2 设计输入 6.3.3 工程配置及时序约束 6.3.4 编译 6.3.5 器件与引脚设定 6.3.6 功能仿真 6.3.7 时序仿真 6.3.8 机器编程和配置 6.4 Quartus Ⅱ下载及安装建议第7章 基础应用实例 7.1 基本门电路设计实例 7.1.1 基本逻辑门 7.1.2 三态门电路 7.1.3 总线缓冲器 7.2 组合逻辑电路设计实例 7.2.1 逻辑函数的实现 7.2.2 多路数据选择器 7.2.3 数据分配器 7.2.4 比较器 7.2.5 优先编码器 7.2.6 3线-8线译码器 7.2.7 BCD-七段显示译码器 7.2.8 码制转换器 7.3 加法器 7.3.1 半加器 7.3.2 全加器 7.4 减法器 7.4.1 半减器 7.4.2 全减器 7.5 时序逻辑电路设计实例 7.5.1 触发器 7.5.2 计数器 7.5.3 寄存器 7.5.4 移位寄存器第8章 高级应用实例 8.1 投票表决器 8.1.1 功能要求 8.1.2 设计实现 8.1.3 仿真结果 8.2 序列信号发生器 8.2.1 功能要求 8.2.2 设计实现 8.2.3 仿真结果 8.3 分频器 8.3.1 功能要求 8.3.2 设计实现 8.3.3 仿真结果 8.4 交通灯控制器 8.4.1 功能要求 8.4.2 设计实现 8.4.3 仿真结果 8.5 颗粒物罐装系统 8.5.1 功能要求 8.5.2 设计实现 8.5.3 仿真结果附录A 参考系统硬件原理图附录B 参考系统管脚对应表参考文献第1章 绪论 1.1 什么是数字电路 1.2 数字电路的发展及应用 1.3 数字电路设计方法 1.4 课程应用模型 第2章 数字电路基础 2.1 数制和码制 2.1.1 基本概念 2.1.2 二进制与十进制 2.1.3 八进制与十六进制 2.1.4 码制 2.2 逻辑代数基础 2.2.1 逻辑运算 2.2.2 基本规则 2.3 逻辑函数 2.3.1 逻辑函数及其表示方法 2.3.2 逻辑函数的标准形式 2.3.3 逻辑函数的代数化简 2.3.4 卡诺图化简法 习题 第3章 逻辑电路 3.1 门电路 3.1.1 基本门电路 3.1.2 常用集成门电路 3.2 组合逻辑电路 3.2.1 组合电路的分析和设计 3.2.2 组合逻辑电路的竞争与冒险 3.2.3 常用的集成组合逻辑电路 3.3 时序逻辑电路 3.3.1 触发器 3.3.2 典型触发器 3.3.3 典型集成触发器 3.3.4 时序逻辑电路的分类 3.3.5 同步时序逻辑电路分析与设计 3.3.6 异步时序逻辑电路的分析与设计 3.3.7 计数器 3.3.8 寄存器 习题 第4章 大规模数字集成电路 4.1 半导体存储器 4.1.1 只读存储器 4.1.2 随机存储器 4.2 可编程逻辑器件 4.2.1 简单可编程逻辑器件 4.2.2 复杂可编程逻辑器件(CPLD) 4.2.3 现场可编程门阵列(FPGA) 4.3 常用CPLD/FPGA器件 4.3.1 Altera公司产品 4.3.2 Xilinx公司产品 4.3.3 Lattice公司产品 习题 第5章 Verilog HDL数字设计基础 5.1 Verilog HDL简介 5.2 语法基本要素 5.3 模块的结构 5.3.1 模块的介绍 5.3.2 模块的调用 5.4 数据类型与表达式 5.4.1 线网型变量 5.4.2 寄存器型变量 5.5 运算符 5.5.1 操作数 5.5.2 Verilog HDL的运算符 5.6 赋值语句 5.6.1 连续赋值语句 5.6.2 线网声明赋值 5.6.3 过程赋值语句 5.7 结构说明语句 5.8 条件语句 5.8.1 if-else语句 5.8.2 case语句 5.9 循环语句 5.9.1 forever循环语句 5.9.2 repeat循环语句 5.9.3 While循环语句 5.9.4 for循环语句 5.10 块语句 5. 10.1 顺序语句块 5. 10.2 并行语句块 5.11 结构语句 5.11.1 initial语句 5.11.2 always语句 5.12 系统任务 5.12.1 任务 5.12.2 任务定义 5.12.3 任务调用 5.13 函数语句 5.13.1 函数定义 5.13.2 函数调用 5.13.3 函数的使用规则 5.13.4 task和function的区别 5.14 常用的系统任务和函数 5.14.1 $display和$write 5.14.2 系统任务$monitor 5.14.3 系统函数$time和$realtime 5.14.4 系统任务$finish和$stop 5.14.5 系统任务$readmem 5.14.6 系统任务$random 5.14.7 文件输入／输出任务 5.15 编译预处理 5.15.1 'define和'undef. 5.15.2 'ifdef、'else和'endif 5.15.3 'default_nettype 5.15.4 'include- 5.15.5 'resetall 5.15.6 'timescale 5.15.7 'unconnected_drive和'nounconnected_driw 习题 第6章 Quartus Ⅱ功能及应用 6.1 Quartus Ⅱ软件简介及特点 6.2 Quartus Ⅱ软件开发流程 6.2.1 设计输入 6.2.2 综合 6.2.3 布局布线 6.2.4 编译和配置 6.2.5 仿真 6.2.6 调试 6.2.7 系统级设计 6.3 Quartus Ⅱ软件的使用举例 6.3.1 创建Quartus Ⅱ工程 6.3.2 设计输入 6.3.3 工程配置及时序约束 6.3.4 编译 6.3.5 器件与引脚设定 6.3.6 功能仿真 6.3.7 时序仿真 6.3.8 机器编程和配置 6.4 Quartus Ⅱ下载及安装建议 第7章 基础应用实例 7.1 基本门电路设计实例 7.1.1 基本逻辑门 7.1.2 三态门电路 7.1.3 总线缓冲器 7.2 组合逻辑电路设计实例 7.2.1 逻辑函数的实现 7.2.2 多路数据选择器 7.2.3 数据分配器 7.2.4 比较器 7.2.5 优先编码器 7.2.6 3线-8线译码器 7.2.7 BCD-七段显示译码器 7.2.8 码制转换器 7.3 加法器 7.3.1 半加器 7.3.2 全加器 7.4 减法器 7.4.1 半减器 7.4.2 全减器 7.5 时序逻辑电路设计实例 7.5.1 触发器 7.5.2 计数器 7.5.3 寄存器 7.5.4 移位寄存器 第8章 高级应用实例 8.1 投票表决器 8.1.1 功能要求 8.1.2 设计实现 8.1.3 仿真结果 8.2 序列信号发生器 8.2.1 功能要求 8.2.2 设计实现 8.2.3 仿真结果 8.3 分频器 8.3.1 功能要求 8.3.2 设计实现 8.3.3 仿真结果 8.4 交通灯控制器 8.4.1 功能要求 8.4.2 设计实现 8.4.3 仿真结果 8.5 颗粒物罐装系统 8.5.1 功能要求 8.5.2 设计实现 8.5.3 仿真结果 附录A 参考系统硬件原理图 附录B 参考系统管脚对应表 参考文献 信息