包邮EDA技术与FPGA应用设计 -(第2版)

第1章  可编程逻辑器件概述1.1  数字逻辑电路设计与asic技术1.1.1  数字逻辑电路设计方法1.1.2  asic及其设计方法1.2  pld概述1.2.1  pld的发展1.2.2  pld的分类1.3  pld逻辑表示法1.4  pld的设计与开发1.4.1  pld的设计流程1.4.2  pld的开发环境1.4.3  ip核复用技术习题1第2章  大规模可编程逻辑器件cpld/fpga2.1  cpld结构与工作原理2.1.1  lattice公司的cpld器件系列2.1.2  isplsi 1016的结构2.1.3  isplsi系列器件的主要技术特性2.1.4  isplsi器件的设计与编程2.2  fpga内部结构与工作原理2.3  cpld/fpga产品概述2.3.1  altera公司产品2.3.2  xilinx公司产品2.3.3  lattice公司产品2.4  编程与配置2.4.1  在系统可编程isp2.4.2  配置2.5  cpld与fpga的比较和选用习题2第3章  常用eda软件3.1  isp design expert system编程软件3.1.1  建立设计项目3.1.2  原理图源文件输入3.1.3  功能和时序仿真3.1.4  器件适配3.1.5  器件编程3.1.6  vhdl源文件输入方法3.2  quartus ii操作指南3.2.1  建立设计工程3.2.2  原理图源文件输入3.2.3  编译3.2.4  仿真验证3.2.5  器件编程3.2.6  vhdl设计输入方法3.3  ise开发软件3.3.1  ise概述3.3.2  新建工程3.3.3  新建vhdl源文件3.3.4  波形仿真3.3.5  设计实现3.3.6  下载配置3.4  modelsim仿真软件3.4.1  modelsim与vhdl仿真概述3.4.2  modelsim仿真步骤3.4.3  vhdl测试文件习题3第4章  vhdl语言基础4.1  vhdl语言的基本组成4.1.1  参数部分4.1.2  实体部分4.1.3  结构体部分4.2  vhdl语言要素4.2.1  文字规则4.2.2  数据对象4.2.3  vhdl中的数据类型4.2.4  vhdl语言的运算符4.2.5  vhdl的属性习题4第5章  vhdl基本描述语句5.1  顺序语句5.1.1  顺序赋值语句5.1.2  if语句5.1.3  case语句5.1.4  loop语句5.1.5  next语句5.1.6  exit语句5.1.7  wait语句5.1.8  null语句5.2  并行语句5.2.1  并行信号赋值语句5.2.2  process进程语句5.2.3  元件例化语句5.2.4  block块语句5.2.5  generate生成语句习题5第6章  子程序与程序包6.1  子程序6.1.1  函数6.1.2  过程6.2  程序包6.2.1  程序包定义6.2.2  程序包引用6.2.3  常用预定义程序包习题6第7章  常用电路的vhdl描述7.1  组合逻辑电路vhdl描述7.1.1  基本门电路7.1.2  编码器7.1.3  译码器7.1.4  数值比较器7.1.5  数据选择器7.1.6  算术运算7.1.7  三态门电路7.1.8  双向端口设计7.2  时序逻辑电路vhdl描述7.2.1  触发器7.2.2  计数器7.2.3  移位寄存器7.2.4  状态机7.3  存储器设计7.3.1  rom存储器设计7.3.2  ram存储器设计习题7第8章  宏功能模块与ip核应用8.1  lpm_ram8.1.1  lpm_ram宏模块定制8.1.2  工程编译8.1.3  仿真验证8.1.4  查看rtl原理图8.1.5  lpm_ram应用8.2  lpm_rom宏模块8.2.1  建立初始化数据文件8.2.2  lpm_rom宏模块配置8.2.3  仿真验证8.2.4  lpm_rom模块调用8.3  时钟锁相环宏模块8.3.1  lpm_pll宏模块配置8.3.2  pll模块调用8.3.3  仿真验证8.4  片内逻辑分析仪8.4.1  新建逻辑分析仪设置文件8.4.2  引脚锁定8.4.3  编程下载8.4.4  信号采样习题8第9章  dsp builder应用9.1  dsp builder软件安装9.2  dsp builder设计实例9.2.1  建立simulink模型9.2.2  模型仿真9.2.3  模型编译习题9第10章  sopc builder应用10.1  sopc builder10.2  nios ii 综合设计实例习题10第11章  eda技术实验11.1  原理图输入方式11.1.1  实验一  1位全加器11.1.2  实验二  两位十进制计数器11.2  vhdl文本输入方式11.2.1  实验三  显示译码器11.2.2  实验四  8位加法器11.2.3  实验五  3线-8线译码器11.2.4  实验六  十进制加法计数器11.2.5  实验七  4位十进制计数显示器11.2.6  实验八  用状态机实现序列检测器第12章  综合设计12.1  移位相加8位硬件乘法器12.1.1  设计要求12.1.2  设计原理12.1.3  部分参考程序12.1.4  设计步骤12.1.5  设计报告12.2  秒表12.2.1  设计要求12.2.2  设计原理12.2.3  部分参考程序12.2.4  设计步骤12.2.5  设计报告12.3  抢答器12.3.1  设计要求12.3.2  设计原理12.3.3  部分参考程序12.3.4  设计步骤12.3.5  设计报告12.4  数字钟12.4.1  设计要求12.4.2  设计方案12.4.3  部分参考程序12.4.4  设计步骤12.4.5  设计报告12.5  交通灯控制器12.5.1  设计要求12.5.2  设计原理12.5.3  部分参考程序12.5.4  设计步骤12.5.5  设计报告12.6  多路彩灯控制器12.6.1  设计要求12.6.2  设计方案12.6.3  vhdl参考程序12.6.4  设计步骤12.6.5  设计报告附录a  de2-115实验板引脚配置信息参考文献