面向“工程教育认证”计算机系列课程规划教材数字逻辑与组成原理实践教程/张冬冬等

目录 第1章基于可编程逻辑的数字系统设计概述 1.1可编程逻辑设计步骤 1.1.1设计输入 1.1.2编译状态 1.1.3功能模拟 1.1.4综合 1.1.5实现 1.1.6时序模拟 1.1.7下载 1.2数字电路设计实验环境配置 1.2.1Logisim安装 1.2.2ModelSim安装配置 1.2.3Vivado安装配置 第2章Logisim基础知识 2.1Logisim基本功能介绍 2.2Logisim使用入门 第3章Verilog HDL基础 3.1Verilog HDL门级描述 3.1.1模块定义 3.1.2端口声明 3.1.3门级调用 3.1.4模块的实例化 3.1.5内部连线声明 3.1.6层次化设计 3.2Verilog HDL数据流级描述 3.2.1assign语句 3.2.2操作符 3.2.3操作数 3.3Verilog HDL行为级描述 3.3.1initial结构和always结构 3.3.2顺序块和并行块 3.3.3if语句 3.3.4case语句 3.3.5循环语句 3.3.6过程赋值语句 3.3.7任务与函数 3.3.8设计的可综合性 3.4Verilog HDL测试平台描述 3.4.1基本的TestBench结构 3.4.2激励信号描述 3.4.3编译指令 3.4.4测试相关的系统任务和系统函数 3.5状态机描述 3.5.1状态机类型 3.5.2状态机表示方法 3.5.3状态机的Verilog HDL描述方法 3.5.4状态机设计实例——上升沿检测器 第4章Xilinx FPGA开发板及软件工具 4.1Xilinx FPGA开发板 4.1.1Nexys 4 DDR开发板介绍 4.1.2主要外围接口电路介绍 4.2Vivado设计流程 4.2.1新建工程 4.2.2设计文件输入 4.2.3功能仿真 4.2.4设计综合 4.2.5工程实现 4.3Vivado时序约束 4.3.1时钟约束简介 4.3.2添加时钟约束 4.3.3Report Timing Summary时序分析 4.4IP核封装及模块化设计 4.4.1创建工程 4.4.2输入设计 4.4.3IP封装 4.4.4添加用户自定义IP 4.4.5模块化设计 4.5Vivado逻辑分析仪ILA的使用 4.5.1创建工程 4.5.2添加源文件和约束文件 4.5.3综合 4.5.4Mark Debug 4.5.5Set up Debug 4.5.6生成Bit文件 4.5.7下载 4.5.8Hardware Debug 第5章ModelSim仿真及调试工具 5.1基本使用 5.1.1用户操作界面简介 5.1.2新建ModelSim库 5.1.3新建工程 5.2波形窗口使用 5.2.1波形调整 5.2.2保存波形文件 5.3数据流窗口使用 5.4断点调试 5.4.1查看代码文件 5.4.2设置断点 5.4.3重新仿真 5.4.4查看信号 5.4.5单步调试 5.5代码覆盖率查看 5.5.1代码覆盖率窗口的调出 5.5.2代码覆盖率窗口的查看与分析 5.5.3代码覆盖率报告 5.5.4根据代码覆盖率修改测试代码 5.6内存查看 5.6.1内存查看窗口调出 5.6.2指定地址单元/数据查看 5.6.3存储器数据导出导入 5.6.4存储器数据修改 第6章数字逻辑实验设计 6.1基本门电路与数据扩展描述实验 6.2数据选择器与数据分配器实验 6.3译码器与编码器实验 6.4桶形移位器实验 6.5数据比较器与加法器实验 6.6触发器与PC寄存器实验 6.7计数器与分频器实验 6.8RAM与寄存器堆实验 6.9行为级ALU实验 6.10数字逻辑综合实验 第7章MIPS CPU基础及设计 7.1MIPS CPU概述 7.1.1概述 7.1.2基本架构及编程模型 7.1.3CP0 7.1.4MIPS CPU中断机制 7.1.5MARS汇编器 7.2MIPS32指令系统介绍 7.2.1指令格式及类型 7.2.2指令的寻址 7.3MIPS 31条指令介绍 7.4MIPS 23条扩展指令介绍 7.5CPU设计方法 7.5.1单周期CPU设计 7.5.2多周期CPU设计 7.6CPU的测试 7.6.1前仿真测试 7.6.2后仿真测试 7.6.3下板测试 第8章计算机组成原理实验设计 8.1MIPS汇编编程实验 8.232位乘法器实验 8.332位除法器实验 8.431条指令单周期CPU设计实验 8.5中断处理实验 8.654条指令CPU设计实验 8.754条指令CPU综合应用实验 附录AVerilog快速参考指南 参考文献