高等院校信息技术规划教材数字逻辑基础与Verilog硬件描述语言(第2版)/王秀娟

目录Contents第1章信息表示1

1.1数制1

1.1.1基本概念1

1.1.2常用数制的表示2

1.2不同数制间的转换4

1.2.1其他进制数转换为十进制数4

1.2.2十进制数转换为其他进制数4

1.2.3二、八、十六进制数之间的转换6

1.3带符号二进制数的表示8

1.3.1真值与机器数8

1.3.2定点数与浮点数8

1.3.3原码9

1.3.4反码11

1.3.5补码12

1.3.6真值、原码、反码、补码之间的关系15

1.4编码17

1.4.1数值数据编码17

1.4.2非数值数据编码23

本章小结25

思考题 125

习题126

第2章逻辑代数基础28

2.1概述28

2.2逻辑代数中的基本概念30

2.3逻辑代数的基本运算33

2.3.1与运算33

2.3.2或运算34

2.3.3非运算35

2.4逻辑代数的基本定理及规则37

2.4.1逻辑代数的基本公理37

2.4.2逻辑代数的基本定理38

2.4.3逻辑代数的3个基本规则39

2.5逻辑函数的性质42

2.5.1复合逻辑43

2.5.2逻辑函数的基本表达式47

2.5.3逻辑函数的标准表达式48

2.6逻辑函数的化简55

2.6.1逻辑函数的代数化简法56

2.6.2逻辑函数的卡诺图化简法58

2.6.3具有无关项的逻辑函数及其化简69

本章小结71

思考题 273

习题273

◆数字逻辑基础与Verilog硬件描述语言(第2版)目录第3章硬件描述语言基础77

3.1概述77

3.1.1发展历程77

3.1.2Verilog HDL的特点78

3.1.3Verilog HDL模块化设计理念79

3.2Verilog HDL基础知识79

3.2.1Verilog HDL模块结构79

3.2.2Verilog HDL中的词法表示84

3.2.3Verilog HDL的数据类型85

3.2.4Verilog HDL的运算符88

3.3Verilog HDL模块的3种建模方式93

3.3.1Verilog HDL模块的结构描述方式94

3.3.2Verilog HDL模块的数据流描述方式98

3.3.3Verilog HDL模块的行为描述方式100

本章小结110

思考题 3110

习题3111

第4章组合电路的逻辑分析与设计113

4.1概述113

4.2组合电路的逻辑分析117

4.3组合电路的设计121

4.4典型组合逻辑电路125

4.4.1编码器125

4.4.2译码器130

4.4.3数据分配器140

4.4.4数据选择器142

4.4.5三态缓冲器148

4.4.6数值比较电路150

4.4.7加法器153

4.4.8奇偶校验电路156

4.5组合电路中的竞争与险象158

4.5.1竞争与险象159

4.5.2险象的分类160

4.5.3逻辑险象的判断162

4.5.4逻辑险象的消除163

本章小结164

思考题 4165

习题4165

第5章锁存器与触发器170

5.1概述170

5.2锁存器171

5.2.1基本RS锁存器171

5.2.2带控制端的RS锁存器173

5.2.3D锁存器174

5.2.4JK锁存器175

5.3触发器177

5.3.1正边沿D触发器177

5.3.2负边沿JK触发器178

5.3.3T触发器和T ′触发器179

5.3.4带有复位/置位功能的触发器179

5.4锁存器和触发器的区别180

5.5触发器的Verilog HDL模型181

5.5.1D触发器的Verilog HDL模型181

5.5.2J\|K触发器的Verilog HDL模型182

5.6不同类型触发器之间的转换185

本章小结186

思考题 5186

习题5187

第6章时序电路概要和同步时序电路分析189

6.1概述189

6.1.1时序电路的基本结构190

6.1.2时序电路的逻辑函数表达式190

6.1.3时序电路的分类191

6.1.4时序电路的描述方法191

6.2同步时序电路的分析方法与步骤194

6.3同步时序电路分析举例195

6.4同步时序电路中的“挂起”现象200

本章小结202

思考题 6202

习题6203

第7章典型同步时序电路的设计与应用205

7.1概述205

7.2计数器206

7.2.1基于触发器的二进制同步计数器设计206

7.2.2同步二进制计数器的Verilog HDL描述209

7.2.3多种编码十进制计数器的Verilog HDL参数化设计模型212

7.2.4多功能4位二进制加法计数器模块及应用电路分析216

7.2.5任意模数加1计数器的Verilog HDL参数化设计模型 223

7.3寄存器及其Verilog HDL模型225

7.4移位寄存器227

7.4.1串行输入\|串行输出结构的移位寄存器227

7.4.2串行输入\|并行输出结构的移位寄存器228

7.4.3并行输入\|串行输出结构的移位寄存器229

7.4.4多功能移位寄存器230

7.5移位寄存器型计数器233

7.5.1环形计数器233

7.5.2扭环形计数器238

7.5.3*大长度移位型计数器241

7.6节拍分配器241

7.7序列信号发生器243

本章小结245

思考题 7245

习题7246

第8章一般同步时序电路的设计249

8.1概述249

8.2原始状态图（表）的建立250

8.3状态化简253

8.4状态分配258

8.5一般同步时序电路设计举例259

8.6Verilog HDL综合设计举例264

本章小结277

思考题 8278

习题8279

附录1基于Quartus环境和Verilog HDL的电路设计与仿真实例281

附录2Logisim仿真平台操作简介296

参考文献303