数字IC设计入门(微课视频版)

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本书源代码 第1章IC设计行业概述 1.1IC设计公司的分类
1.2数字IC设计流程 1.3模拟IC设计流程 1.4芯片整体规划 1.5IC设计工具 1.6IC设计公司的分工和职位 1.7选择设计还是验证 1.8模拟IC设计与数字IC设计的区别 1.9数字IC设计与FPGA开发的区别 1.10芯片设计的未来发展趋势 1.11关于本书描述方法的约定 第2章基于Verilog的数字IC设计方法（162min） 2.1数字器件与Verilog语法的关系 2.2可综合的Verilog设计语法 2.3对寄存器的深度解读 2.4阻塞与非阻塞赋值的区别 2.5组合逻辑的表达方式 2.6组合逻辑中的选择器 2.7Verilog中的for循环 2.8逻辑运算符号优先级 2.9组合逻辑与时序逻辑混合表达 2.10Verilog中数值的表示方法 2.11信号的状态类型 2.12电平信号与脉冲信号 2.13对信号打拍就是保留历史的记忆 2.14驱动和负载 2.15Verilog中模块和信号的声明方式及模块例化方法 2.16Verilog的注释和换行方法 2.17带参数的Verilog 2.18Verilog中的宏定义 2.19function的使用 2.20状态机设计 2.21电路的时序 2.22流水线设计方法 2.23跨时钟域异步处理方法 2.24时钟和复位信号的起源 2.25异步复位同步释放原则 2.26无毛刺的时钟切换电路 2.27组合环 2.28RTL的前向设计法和后向设计法 2.29自顶向下的设计和自底向上的设计 2.30原理图和时序图 2.31在时序逻辑和组合逻辑之间选择 2.32signed声明的妙用 2.33数字逻辑中浮点数值的定点化方法 2.34运算的溢出与保护 2.35在RTL中插入DFT的方法 2.36需要进行元器件例化的几种情况 2.37对于大的扇入和扇出的处理 2.38低功耗设计方法 2.39用IP“攒”一颗芯片 2.40设计规范和习惯 2.41数字电路的布局布线流程简介 第3章仿真方法（112min） 3.1设计者仿真与验证工作的区别 3.2仿真平台的一般架构 3.3Verilog和System Verilog 3.4Testbench文件的基本结构 3.5时钟和复位的产生 3.6灵活的等待方式 3.7信号类型的扩展和强制转换 3.8log的打印 3.9内建功能函数 3.10仿真器也会出错 3.11前仿中的真相与假象 3.12从DUT中直接获取信号 3.13数据预读取 3.14将仿真数据以文本形式输出 3.15并行处理的方法 3.16建立模型的方法 3.17task的使用 3.18双向驱动线的处理 3.19灵活的数组寻址 3.20通过脚本控制TB行为 3.21下载波形的语句 3.22VCS工具的仿真设置 3.23ModelSim工具的仿真设置 3.24Incisive工具的仿真设置 3.25随机数 3.26后仿设置 3.27仿真案例的管理方法 3.28覆盖率统计 3.29学会Debug思维 3.30验证方法学简介 3.31断言简介 3.32仿真和实验 第4章基础模块设计举例（83min） 4.1计数器的设计 4.2同步FIFO的设计 4.3异步FIFO的设计 第5章SoC芯片设计（164min） 5.1SoC架构 5.2关于CPU的一些概念 5.3简单SoC结构及存储器类型 5.4SoC芯片中常用的外围设备 5.5SoC内部程序的运行过程 5.6程序的分散加载 5.7SoC芯片程序的烧写方式 5.8SoC芯片的参数校准 5.9SoC芯片的上电异常保护 5.10ARM CortexM0介绍 5.11中断机制 5.12SCS配置 5.13ARM CortexM0的集成 5.14通过软件验证设计 5.15产品级芯片集成 5.16AHB总线协议 5.17AHB设备的设计 5.18APB总线协议 5.19APB设备的设计 5.20SoC芯片时钟与复位信号的设计 5.21SoC芯片的休眠策略设计 5.22SysTick的集成和使用 5.23非SoC架构的芯片 第6章简单接口协议及设计（72min） 6.1SPI 6.2I2C 6.3UART 第7章综合环境的搭建和时序约束（141min） 7.1TCL基本语法 7.2综合环境的搭建 7.3时序分析基础 7.4时序约束 7.5综合时序分析与后端时序分析的异同 第8章设计工具介绍（15min） 8.1Gvim 8.2Spyglass 8.3Formality 8.4Perl 第9章数字IC工程师的成长与提高 9.1学习方法 9.2选择合适的方向 9.3数字工程师与模拟工程师的协作 9.4数字工程师与软件工程师的协作 9.5写在*后