后量子密码芯片设计

第1章 绪论 1
1.1 信息安全与密码体制 1
1.2 量子计算机的潜在威胁 3
1.3 后量子密码 5
1.4 基于格的后量子密码 7
参考文献 10
第2章 基于格的后量子密码算法理论 14
2.1 格理论基础 14
2.2 格难题及其在密码学中的应用 15
2.2.1 经典格难题 15
2.2.2 应用于密码学的格难题 17
参考文献 19
第3章 基于格的后量子密码芯片的研究现状与技术挑战 21
3.1 研究现状 21
3.2 技术挑战 23
3.2.1 多样化格密码方案与安全SoC芯片的适配性 23
3.2.2 核心算子的资源开销与运算性能平衡 24
3.2.3 安全IP功能可配置性需求与资源开销平衡 24
3.2.4 多层次高效侧信道攻击防御机制 25
参考文献 26
第4章 SHA-3硬件加速单元 28
4.1 SHA-3研究现状 29
4.2 SHA-3算法分析 30
4.2.1 哈希函数 30
4.2.2 参数构造 31
4.2.3 海绵结构 32
4.2.4 迭代函数 34
4.3 SHA-3算法的硬件实现 38
4.3.1 哈希函数 39
4.3.2 迭代运算模块 44
4.3.3 控制模块 44
4.3.4 截取模块 46
4.4 SHA-3电路架构优化 46
4.4.1 轮常数的简化 46
4.4.2 流水线结构 48
4.4.3 循环展开结构 49
4.5 硬件实验结果 52
参考文献 54
第5章 高斯采样器与侧信道攻击防御机制 58
5.1 侧信道攻击与防御机制分析 59
5.1.1 时间攻击 60
5.1.2 功耗分析攻击 60
5.1.3 侧信道攻击防御机制 63
5.2 高斯采样算法的性能评估 68
5.2.1 高斯采样算法分析 68
5.2.2 高斯采样器性能评估 73
5.3 具有时间攻击防御机制的 CDT高斯采样器设计 75
5.3.1 存储资源优化方案设计 75
5.3.2 具有恒定采样时间的采样步骤设计 79
5.3.3 CDT高斯采样器电路结构 81
5.3.4 时间攻击测试与硬件实现结果 82
5.4 具有SPA攻击防御机制的可配置 BS-CDT高斯采样器设计 86
5.4.1 BS-CDT高斯采样器的SPA攻击易损性分析 88
5.4.2 针对BS-CDT高斯采样器的选择输入SPA攻击方案设计 90
5.4.3 SPA攻击防御机制设计 92
5.4.4 SPA攻击测试和硬件实现结果 93
参考文献 100
第6章 数论变换单元 105
6.1 数论变换研究现状 105
6.2 数论变换理论基础 107
6.2.1 多项式乘法 107
6.2.2 数论变换 108
6.2.3 多项式乘法实现 111
6.2.4 应用于数论变换的模乘算法 114
6.3 可重构数论变换单元设计 116
6.3.1 数论变换整体架构 116
6.3.2 基本模运算器的设计 119
6.3.3 可重构蝶形运算模块设计 126
6.3.4 数论变换功能模块设计 129
6.3.5 可重构数论变换设计 133
6.4 硬件实现结果 136
参考文献 138
第7章 可重构Ring-LWE密码处理器 141
7.1 数据通路与数据存储方案设计 141
7.1.1 Ring-LWE公钥加密方案的运算流程优化设计 141
7.1.2 可配置数据通路的设计 143
7.1.3 数据存储方案设计 146
7.2 Ring-LWE密码处理器架构与微指令设计 147
7.3 硬件实现结果与对比分析 151
参考文献 155
第8章 后量子密钥交换协议芯片 157
8.1 多项式系数采样单元设计 157
8.1.1 基于流密码的PRNG方案 159
8.1.2 基于Trivium的均匀分布采样单元 161
8.1.3 基于Trivium的二项分布采样器 163
8.2 密钥交换系统架构与运算流程优化设计 164
8.3 FPGA实现结果与对比分析 167
8.4 ASIC实现与结果分析 171
参考文献 174
第9章 后量子密码Saber处理器 176
9.1 研究现状 176
9.2 Saber算法理论基础 178
9.3 Saber协处理器设计 184
9.3.1 Saber协处理器整体结构 184
9.3.2 SHA-3模块的硬件实现 186
9.3.3 二项分布采样模块 188
9.3.4 多项式乘法器 189
9.3.5 其余功能子模块 197
9.3.6 Saber协处理器指令格式 199
9.4 硬件实现结果 200
参考文献 201
第10章 后量子密码Kyber处理器 204
10.1 研究现状 204
10.2 Kyber算法理论基础 205
10.2.1 序言与注释 205
10.2.2 Kyber.PKE 206
10.2.3 Kyber.KEM 208
10.3 安全等级 210
10.4 Kyber协处理器设计 211
10.4.1 Kyber协处理器系统架构 211
10.4.2 多项式运算单元 211
10.4.3 SHA-3单元设计 223
10.4.4 采样模块设计 224
10.5 FPGA与ASIC实现结果 226
10.5.1 FPGA实现结果 226
10.5.2 ASIC实现结果与芯片版图 227
参考文献 228
第11章 总结与展望 231
11.1 本书内容总结 231
11.2 未来展望 231