Verilog-HDL工程实践入门

第1章硬件描述语言
1.1什么是硬件描述语言HDL
1.2基本逻辑电路的Verilog-HDL描述
1.2.1“与”门逻辑电路的描述
1.2.2“与非”门逻辑电路的描述
1.2.3“非”门逻辑电路的描述
1.2.4“或”门逻辑电路的描述一
1.2.5“或非”门逻辑电路的描述
1.2.6缓冲器逻辑电路的描述
1.3逻辑仿真
1.3.1顶层模块的编写
1.3.2寄存器类型定义
1.3.3线网类型定义
1.3.4底层模块的调用
1.3.5输入端口波形的描述
1.3.6二“与”门逻辑电路的逻辑仿真结果
第2章仿真器的获取、安装及运行
2.1通过网站获取和安装ISEWebPACKModelSimXE仿真器
2.2一个*简单的仿真实例
第3章组合逻辑电路
3.1数据选择器
3.1.12-1数据选择器
3.1.22-1数据选择器的Verilog-HDL描述
3.1.34-1数据选择器
3.1.44-1数据选择器的Verilog-HDL描述
3.1.5条件操作符的使用方法
3.1.6数据选择器的行为描述方式
3.1.7Case语句的使用方法
3.1.8Lelse语句的使用方法
3.1.9function函数的使用方法
3.1.10用于仿真的顶层模块
3.1.11数据选择器的逻辑仿真结果
3.2数据比较器
3.2.1*简单的数据判断方法
3.2.22位数据比较器
3.2.32位数据比较器的Verilog-HDL描述
3.2.42位数据比较器的逻辑仿真结果
3.2.5数据比较器的数据宽度扩展
3.2.64位数据比较器的Verilog—HDL描述
3.2.74位数据比较器的逻辑仿真结果
3.3编码器
3.3.12位二进制编码器
3.3.22位二进制编码器的Verilog-HDL描述
3.3.32位二进制编码器的逻辑仿真结果
3.4译码器
3.4.1BCD码译码器
3.4.2非完全描述的逻辑函数和逻辑表达式的简化
3.4.3BCD码译码器的Verilog-HDL描述
3.4.4BCD码译码器的逻辑仿真结果
第4章触发器
……
第5章时序逻辑电路
……
第6章基于Verilog-HDL的硬件电路的实现
……
第7章硬件开发应具备的条件
……
第8章硬件基本单元的设计
……
第9章应用系统的设计与实现
……
附录光盘内容简介及使用说明
参考文献