包邮Xilinx Zynq-7000嵌入式系统设计与实现:基于ARM Cortex-A9双核处理器和Vivado的设计方法

第1章zynq-7000 soc设计导论1.1全可编程片上系统基础知识1.1.1全可编程片上系统的演进1.1.2soc与mcu和cpu的比较1.1.3全可编程soc诞生的背景1.1.4可编程soc系统技术特点1.1.5全可编程片上系统中的处理器类型1.2zynq-7000 soc功能和结构1.2.1zynq-7000 soc产品分类及资源1.2.2xilinx zynq-7000 soc功能1.2.3zynq-7000 soc处理系统ps的构成1.2.4zynq-7000 soc可编程逻辑pl的构成1.2.5zynq-7000 soc内的互联结构1.2.6zynq-7000 soc的供电引脚1.2.7zynq-7000 soc内mio到emio的连接1.2.8zynq-7000 soc内为pl分配的信号1.3zynq-7000 soc在嵌入式系统中的优势1.3.1使用pl实现软件算法1.3.2降低功耗1.3.3实时减负1.3.4可重配置计算1.4zynq-7000 soc的vivado设计流程1.4.1vivado的ip设计和系统级设计集成1.4.2使用rtl或网表的设计流程1.4.3ip子系统设计1.4.4嵌入式处理器硬件设计1.4.5使用模型和高级综合的dsp设计1.4.6脱离上下文的设计流程1.4.7i/o引脚规划和布局1.4.8设计分析和验证1.4.9器件编程和硬件验证1.4.10部分可重配置第2章amba协议规范2.1amba规范概述2.2amba apb规范2.2.1amba apb写传输2.2.2amba apb读传输2.2.3amba apb错误响应2.2.4操作状态2.2.5amba3 apb信号2.3amba ahb规范2.3.1amba ahb结构2.3.2amba ahb操作2.3.3amba ahb传输类型2.3.4amba ahb猝发操作2.3.5amba ahb传输控制信号2.3.6amba ahb地址译码2.3.7amba ahb从设备传输响应2.3.8amba ahb数据总线2.3.9amba ahb传输仲裁2.3.10amba ahb分割传输2.3.11amba ahb复位2.3.12关于ahb数据总线的位宽2.3.13amba ahb接口设备2.4amba axi4规范2.4.1amba axi4概述2.4.2amba axi4功能2.4.3amba axi4互联结构2.4.4axi4-lite功能2.4.5axi4-stream功能第3章zynq-7000系统公共资源及特性3.1时钟子系统3.1.1时钟系统架构3.1.2cpu时钟域3.1.3时钟编程实例3.1.4时钟系统内生成电路结构3.2复位子系统3.2.1复位系统结构和层次3.2.2复位流程3.2.3复位的结果第4章zynq调试和测试子系统4.1jtag和dap子系统4.1.1jtag和dap系统功能4.1.2jtag和dap系统i/o信号4.1.3编程模型 4.1.4arm dap控制器4.1.5跟踪端口接口单元tpiu4.1.6xilinx tap控制器4.2coresight系统结构及功能4.2.1coresight结构概述4.2.2coresight系统功能第5章cortex-a9处理器及指令集5.1应用处理单元概述5.1.1基本功能5.1.2系统级视图5.2arm处理器架构发展5.3cortex-a9中央处理器结构5.3.1处理器模式5.3.2寄存器5.3.3流水线5.3.4分支预测5.3.5指令和数据对齐5.3.6跟踪和调试5.4cortex-a9处理器指令集5.4.1指令集基础5.4.2数据处理操作5.4.3存储器指令5.4.4分支5.4.5饱和算术5.4.6杂项指令第6章cortex-a9片上存储器系统结构和功能6.1l1高速缓存6.1.1高速缓存背景6.1.2高速缓存的优势和问题6.1.3存储器层次6.1.4高速缓存结构6.1.5缓存策略6.1.6写和取缓冲区6.1.7缓存性能和命中速度6.1.8无效和清除缓存6.1.9一致性和统一性点6.1.10zynq-7000中cortex-a9 l1高速缓存的特性6.2存储器顺序6.2.1普通、设备和强顺序存储器模型6.2.2存储器属性6.2.3存储器屏障6.3存储器管理单元6.3.1mmu功能描述6.3.2虚拟存储器6.3.3转换表6.3.4页表入口域的描述6.3.5tlb构成6.3.6存储器访问顺序6.4侦听控制单元6.4.1地址过滤6.4.2scu主设备端口6.5l2高速缓存6.5.1互斥 l2-l1高速缓存配置6.5.2高速缓存替换策略6.5.3高速缓存锁定6.5.4使能/禁止 l2高速缓存控制器6.5.5ram访问延迟控制6.5.6保存缓冲区操作6.5.7在cortex-a9和l2控制器之间的优化6.5.8预取操作6.5.9编程模型6.6片上存储器6.6.1片上存储器概述6.6.2片上存储器功能6.7系统地址分配6.7.1地址映射6.7.2系统总线主设备6.7.3i/o外设6.7.4smc存储器6.7.5slcr寄存器6.7.6杂项ps寄存器6.7.7cpu私有总线寄存器第7章zynq-7000 soc的vivado基本设计流程7.1创建新的工程7.2使用ip集成器创建处理器系统7.3生成顶层hdl并导出设计到sdk7.4创建应用测试程序7.5设计验证7.5.1验证前的硬件平台准备7.5.2设计验证的具体实现7.6sdk调试工具的使用7.6.1打开前面的设计工程7.6.2导入工程到sdk7.6.3建立新的存储器测试工程7.6.4运行存储器测试工程7.6.5调试存储器测试工程7.7sdk性能分析工具第8章arm gpio的原理和控制实现8.1gpio模块原理8.1.1gpio接口及功能 8.1.2gpio编程流程8.1.3i/o接口8.1.4部分寄存器说明8.1.5底层读/写函数说明8.1.6gpio的api函数说明8.2vivado环境下mio读/写控制的实现 8.2.1调用底层读/写函数编写gpio应用程序8.2.2调用api函数编写控制gpio应用程序8.3vivado环境下emio读/写控制的实现8.3.1调用底层读/写函数编写gpio应用程序8.3.2调用api函数编写控制gpio应用程序第9章cortex-a9异常与中断原理及实现9.1异常原理9.1.1异常类型9.1.2异常处理9.1.3其他异常句柄9.1.4linux异常程序流9.2中断原理9.2.1外部中断请求9.2.2zynq-7000 soc内的中断环境9.2.3中断控制器的功能9.3vivado环境下中断系统的实现9.3.1cortex-a9处理器中断及异常初始化流程9.3.2cortex-a9 gpio控制器初始化流程9.3.3导出硬件设计到sdk9.3.4创建新的应用工程9.3.5运行应用工程第10章cortex-a9定时器原理及实现10.1定时器系统架构10.1.1cpu私有定时器和看门狗定时器10.1.2全局定时器/计数器10.1.3系统看门狗定时器10.1.4三重定时器/计数器10.1.5i/o信号10.2vivado环境下定时器的控制实现10.2.1打开前面的设计工程10.2.2创建sdk软件工程10.2.3运行软件应用工程第11章cortex-a9 dma控制器原理及实现11.1dma控制器架构11.2dma控制器功能11.2.1考虑axi交易的因素11.2.2dma管理器11.2.3多通道数据fifo（mfifo）11.2.4存储器—存储器交易11.2.5pl外设axi交易11.2.6pl外设请求接口11.2.7pl外设长度管理11.2.8dmac长度管理11.2.9事件和中断11.2.10异常终止11.2.11安全性11.2.12ip配置选项11.3dma控制器编程指南11.3.1启动控制器11.3.2执行dma传输11.3.3中断服务例程11.3.4寄存器描述 11.4dma引擎编程指南11.4.1写微码编程用于axi交易的ccrx11.4.2存储器到存储器传输11.4.3pl外设dma传输长度管理11.4.4使用一个事件重新启动dma通道11.4.5中断一个处理器11.4.6指令集参考 11.5编程限制11.6系统功能之控制器复位配置11.7i/o接口11.7.1axi主接口11.7.2外设请求接口11.8vivado环境下dma传输的实现11.8.1dma控制器初始化流程11.8.2中断控制器初始化流程11.8.3中断服务句柄处理流程11.8.4导出硬件设计到sdk11.8.5创建新的应用工程11.8.6运行软件应用工程第12章cortex-a9安全性扩展12.1trustzone硬件架构12.1.1多核系统的安全性扩展12.1.2普通世界和安全世界的交互12.2zynq-7000 apu内的trustzone12.2.1cpu安全过渡12.2.2cp15寄存器访问控制12.2.3mmu安全性12.2.4l1缓存安全性12.2.5安全异常控制12.2.6cpu调试 trustzone访问控制12.2.7scu寄存器访问控制12.2.8l2缓存中的trustzone支持第13章co