包邮高级HDL综合和SOC原型设计

目录第？1？章 概述 11.1 摩尔的预言与现实 21.2 ASIC设计与工艺节点的缩减 51.3 英特尔处理器的演变 61.4 ASIC设计 71.5 ASIC设计流程 101.6 ASIC/SoC设计的挑战 131.7 总结 14第？2？章 SoC设计 152.1 SoC设计 162.2 SoC设计流程 172.3 SoC原型设计与挑战 202.4 总结 21目录第？1？章 概述 11.1 摩尔的预言与现实 21.2 ASIC设计与工艺节点的缩减 51.3 英特尔处理器的演变 61.4 ASIC设计 71.5 ASIC设计流程 101.6 ASIC/SoC设计的挑战 131.7 总结 14第？2？章 SoC设计 152.1 SoC设计 162.2 SoC设计流程 172.3 SoC原型设计与挑战 202.4 总结 21第？3？章 RTL设计指南 233.1 RTL设计指南 243.2 RTL设计实际场景 253.3 用括号运算符分组 303.4 三态总线和三态逻辑 313.5 敏感列表不完整 323.6 共享公共资源 333.7 多时钟域设计 363.8 临时变量的赋值顺序 373.9 门控时钟 383.10 时钟使能 393.11 总结 39第？4？章 RTL设计和验证 414.1 SoC的RTL设计策略 424.2 SoC的RTL验证策略 434.3 设计场景 444.4 状态机的优化 474.5 复杂设计的RTL设计 494.6 顶层RTL设计 504.7 总结 50第？5？章 处理器设计和架构设计 535.1 处理器架构和基本参数 545.2 处理器功能与架构设计 585.3 处理器架构与微架构 595.4 RTL设计与综合策略 695.5 设计场景 705.6 性能提升 775.7 在SoC原型设计中处理器的应用 785.8 总结 79第？6？章 SoC设计中的总线和协议 816.1 数据传输方案 826.2 三态总线 836.3 串行总线协议 846.4 总线仲裁 876.5 设计场景 886.6 高密度FPGA结构和总线 946.7 单主控AHB 966.8 本讨论对SoC原型设计有何帮助？ 976.9 总结 97第？7？章 存储器和存储控制器 997.1 存储器 1007.2 DDR 1057.3 SRAM控制器和时序约束 1067.4 SDRAM控制器和时序约束 1077.5 FPGA设计与存储器 1087.6 存储器控制器 1107.7 本讨论对SoC原型设计有何帮助？ 1117.8 总结 114第？8？章 DSP算法与视频处理 1158.1 DSP处理器 1168.2 DSP算法与实现 1178.3 DSP处理环境 1198.4 数字信号处理算法的架构 1198.5 视频编码器和解码器 1218.6 本讨论对SoC原型设计有何帮助？ 1228.7 设计场景 1258.8 总结 128第？9？章 ASIC和FPGA综合 1299.1 设计分区 1309.2 RTL 综合 1319.3 设计约束 1329.4 综合和约束 1339.5 基于FPGA的SoC原型设计的综合 1369.6 FPGA和ASIC综合过程中的实际场景 1399.7 总结 140第？10？章 静态时序分析 14110.1 同步电路与时序 14210.2 亚稳态 14310.3 亚稳态和多时钟域设计 14410.4 时序分析 14410.5 时序收敛 14510.6 同步设计中的时序路径 14710.7 时序分析工具应具备的功能 15010.8 建立时间分析 15010.9 保持时间分析 15310.10 时钟的网络延迟 15510.11 生成时钟 15510.12 时钟多路复用与假路径 15610.13 门控时钟 15610.14 多周期路径 15710.15 FPGA设计中的时序 15710.16 FPGA设计中的时序分析 15810.17 本讨论对SoC原型设计有何帮助？ 15910.18 总结 160第？11？章 SoC原型设计 16111.1 基于FPGA的SoC原型设计 16211.2 高密度FPGA和原型设计 16511.3 Xilinx 7系列FPGA 16611.4 总结 173第？12？章 SoC原型设计指南 17512.1 SoC原型设计阶段应遵循的指导原则 17612.2 对RTL进行修改以使其具有FPGA的等效功能 17712.3 原型制作过程中的注意事项 17912.4 单FPGA设计的SoC原型设计指南 18212.5 多FPGA设计的SoC原型设计指南 18612.6 原型设计阶段IP使用指南 18812.7 引脚复用设计指南 18912.8 IO 多路复用及在原型设计中的应用 18912.9 使用LVDS进行高速串行数据传输 19112.10 使用LVDS在并行线上发送时钟信号 19112.11 使用增量编译流程 19112.12 总结 192第？13？章 设计集成与SoC综合 19313.1 SoC架构 19413.2 设计分区 19413.3 设计分区中的挑战 19513.4 如何克服分区难题？ 19813.5 设计分区对EDA工具的需求 20013.6 更好的原型设计综合效果 20213.7 FPGA设计中的约束与综合 20413.8 总结 206第？14？章 互连线延迟和时序 20714.1 接口与互连 20814.2 高速数据传输接口 20914.3 多FPGA通信接口 21014.4 延迟互连 21114.5 板级延迟时序 21214.6 设计接口逻辑时的注意事项 21414.7 IO规划与约束 21514.8 IO复用 21714.9 FPGA的IO端口综合 21914.10 现代FPGA的IO和接口 21914.11 本讨论对SoC原型设计有何帮助？ 22014.12 总结 221第？15？章 SoC原型设计和调试技巧 22315.1 SoC设计与考虑因素 22415.2 选择目标FPGA 22515.3 SoC原型开发平台 22615.4 如何降低原型设计的风险？ 22715.5 原型设计的挑战与对策？ 22815.6 多FPGA架构与限制因素 22915.7 Zynq原型板特点 23015.8 总结236第？16？章 板级测试 23716.1 板级启动及需要测试的内容 23816.2 调试计划与检查清单23816.3 FPGA板上有哪些不同的问题？ 24016.4 多FPGA接口的测试 24116.5 调试逻辑与逻辑分析仪的使用 24316.6 系统级验证与调试 24716.7 SoC原型的未来发展 24816.8 总结 249附录 251附录A 常用Synopsys命令 252附录B Xilinx-7系列 252附录C Intel FPGA Stratix 10系列 254