面向CPLD/FPGA的VHDL设计

丛书序
前言
第1章可编程器件及Altera公司可
编程器件简介
1.1可编程逻辑器件简介
1.1.1可编程器件的发展历史及前景
1.1.2可编程逻辑器件的基本结构
1.1.3可编程器件的分类
1.2Altera系列器件简介
1.2.1PLD厂商简介
1.2.2Altera公司的复杂可编程器件
1.2.3Altera公司的现场可编门阵列
1.3如何根据项目选择器件
第2章硬件描述语言简介
2.1硬件描述语言的由来和发展
2.2各种硬件描述语言的介绍及特点
2.2.1VHDL
2.2.2VerilogHDL
2.2.3Superlog
2.2.4SystemC
2.3VHDL的基本语法
2.3.1VHDL的基本结构
2.3.2VHDL的基本语句
第3章Altera公司QuartusⅡ介绍
3.1QuartusⅡ简介
3.2QuartusⅡ安装及界面介绍
3.2.1QuartusⅡ安装
3.2.2QuartusⅡ界面简介
3.2.3QuartusⅡ常用的设置
第4章组合逻辑电路设计
4.1组合逻辑电路概述
4.1.1组合逻辑电路的定义
4.1.2组合逻辑电路的分析
4.1.3组合逻辑电路的设计
4.2我在**个项目中遇到的问题
4.3典型的组合逻辑电路分析
4.3.1译码器
4.3.2加法器
4.3.3只读存储器
4.3.4比较器
4.3.5多路选择器
4.3.6三态总线
4.4工程师们的经验
4.4.1组合逻辑电路的竞争冒险
4.4.2选择器设计和FPGA资源
第5章时序逻辑电路的设计
5.1时序是一切硬件工作的基础
5.1.1时序逻辑电路的定义
5.1.2时序逻辑电路的分类
5.1.3时序逻辑电路的分析
5.1.4时序逻辑电路的设计
5.2设计中应考虑的时序问题
5.2.1时钟信号
5.2.2清零信号和置位信号
5.2.3建立时间和保持时间
5.2.4触发器及其应用
5.3典型的时序逻辑电路分析与描述
5.3.1分频器
5.3.2计数器
5.3.3移位寄存器
5.3.4存储器
5.4怎样才能避免潜在的危险
5.4.1FPGA／CPLD中的竞争冒险
5.4.2时序电路中的竞争冒险
5.4.3如何消除时序电路中的竞争冒险
5.5工程师们的经验
5.5.1毛刺的产生
5.5.2如何消除毛刺
5.5.3计数器设计与FPGA资源
第6章有限状态机
6.1什么是状态机
6.2有限状态机分类及VHDL描述
6.2.1摩尔型状态机
6.2.2米勒型状态机
6.3有限状态机的编码
6.3.1状态机的编码方式
6.3.2状态方程和输出方程
6.3.3剩余状态的处理
6.4有限状态机的VHDL设计
6.4.1有限状态机的设计流程
6.4.2有限状态机的复位
6.5状态机与时序逻辑电路
6.6典型状态机电路的VHDL描述
6.7工程师们的经验
6.7.1状态机速度的优化
6.7.2状态机的容错性设计
第7章典型的VHDL设计解析
7.1分频电路
7.1.12的幂次分频电路
7.1.2非2的幂次分频电路
7.1.3非整数分频电路
7.2倍频电路
7.3多位加法器电路
7.4伪随机序列发生器
7.5并／串转换器
7.6FIF0存储器
7.7双向数据转换器
7.8数字频率计
第8章电路的仿真
8.1什么是电路的仿真
8.2ModelSim功能介绍
8.2.1ModelSim窗口说明
8.2.2波形窗口调试方法
8.3怎样写VHDL测试基准
8.3.1测试基准常用的VHDL语句
8.3.2测试基准分析
8.4一个功能仿真实例
8.4.1基本仿真流程
8.4.2工程仿真流程
第9章基于FPGA／CPLD的VHDL设计经验总结
9.1养成良好的编程习惯
9.2怎样优化你的程序
9.2.1如何优化VHDL设计
9.2.2如何在VHDL设计中提高综合效率
9.3FPGA／CPLD的设计和优化
9.3.1哪些因素影响电路结构的复杂程度
9.3.2速度和面积的优化
9.4系统级层次式设计
参考文献