EDA技术与VHDL设计

第1章 eda技术概述
1．1 eda技术及其发展历程
1．2 eda技术的特征和优势
1．2．1 eda技术的基本特征
1．2．2 eda技术的优势
1．3 eda设计的目标和流程
1．3．1 eda技术的实现目标
1．3．2 eda设计流程
1．3．3 数字集成电路的设计
1．3．4 模拟集成电路的设计
1．4 eda技术与asic设计
1．4．1 asic的特点与分类
1．4．2 asic的设计方法
1．4．3 soc设计
1．5 硬件描述语言
1．5．1 vhdl
1．5．2 verilog hdl
1．5．3 ahdl
1．5．4 verilog hdl和vhdl的比较
1．6 eda设计工具
1．6．1 eda设计工具分类
1．6．2 eda公司与工具介绍
习题1

第2章 可编程逻辑器件基础
2．1 概述
2．1．1 可编程逻辑器件发展历程
2．1．2 可编程逻辑器件分类
2．1．3 可编程逻辑器件的优势
2．1．4 可编程逻辑器件的发展趋势
2．2 pld器件的基本结构
2．2．1 基本结构
2．2．2 电路符号
2．2．3 prom
2．2．4 pla
2．2．5 pal
2．2．6 gal
2．3 cpld/fpga的结构特点
2．3．1 lattice公司的cpld/fpga
2．3．2 xilinx公司的cpld/fpga
2．3．3 altera和actel公司的cpld/fpga
2．3．4 cpld和fpga的异同
2．4 可编程逻辑器件的基本资源
2．4．1 功能单元
2．4．2 输入-输出焊盘
2．4．3 布线资源
2．4．4 片内ram
2．5 可编程逻辑器件的编程工艺
2．5．1 熔丝型开关
2．5．2 反熔丝型开关
2．5．3 浮栅编程器件
2．5．4 基于sram的编程器件
2．6 可编程逻辑器件的设计与开发
2．6．1 cpld/fpga设计流程
2．6．2 cpld/fpga开发工具
2．6．3 cpld/fpga的应用选择
2．7 可编程逻辑器件的测试技术
2．7．1 边界扫描测试原理
2．7．2 ieee 1149．1标准
2．7．3 边界扫描策略及相关工具
习题2

第3章 典型fpga/cpld的结构与配置
3．1 stratix高端fpga系列
3．1．1 stratix器件
3．1．2 stratix ii器件
3．2 cyclone低成本fpga系列
3．2．1 cyclone器件
3．2．2 cyclone ii器件
3．3 典型cpld器件
3．3．1 max ii器件
3．3．2 max 7000器件
3．4 fpga/cpld的配置
3．4．1 cpld器件的配置
3．4．2 fpga器件的配置
习题3

第4章 原理图与宏功能模块设计
4．1 quartus ii原理图设计
4．1．1 半加器原理图输入
4．1．2 半加器编译
4．1．3 半加器仿真
4．1．4 全加器设计与仿真
4．2 quartus ii的优化设置
4．2．1 settings设置
4．2．2 分析与综合设置
4．2．3 优化布局布线
4．2．4 使用设计助手检查设计可靠性
4．3 quartus ii的时序分析
4．3．1 时序设置与分析
4．3．2 时序逼近
4．4 宏功能模块设计
4．4．1 megafunctions库
4．4．2 maxplus2库
4．4．3 primitives库
习题4

第5章 vhdl设计输入方式
5．1 quartus ii的vhdl输入设计
5．1．1 创建工程文件
5．1．2 编译
5．1．3 仿真
5．2 synplify pro的vhdl输入设计
5．2．1 用synplify pro综合的过程
5．2．2 synplify pro与quartus ii的接口
5．3 synplify的vhdl输入设计
习题5

第6章 vhdl结构与要素
6．1 实体
6．1．1 类属参数说明
6．1．2 端口说明
6．1．3 实体描述举例
6．2 结构体
6．2．1 结构体的命名
6．2．2 结构体信号定义语句
6．2．3 结构体功能描述语句
6．2．4 结构体描述方法
6．3 vhdl库
6．3．1 库的种类
6．3．2 库的用法
6．4 vhdl程序包
6．4．1 程序包组成和格式
6．4．2 vhdl标准程序包
6．5 配置
6．5．1 默认配置
6．5．2 结构体的配置
6．6 vhdl文字规则
6．6．1 标志符
6．6．2 数字
6．6．3 字符串
6．7 vhdl数据类型
6．7．1 预定义数据类型
6．7．2 自定义数据类型
6．7．3 用户自定义的子类型
6．7．4 数据类型的转换
6．8 vhdl操作符
6．8．1 逻辑操作符
6．8．2 关系操作符
6．8．3 算术操作符
6．8．4 并置操作符
6．8．5 操作符重载
6．9 数据对象
6．9．1 常量
6．9．2 变量
6．9．3 信号
6．9．4 文件
习题6

第7章 vhdl基本语句与基本设计
7．1 顺序语句
7．1．1 赋值语句
7．1．2 if语句
7．1．3 case语句
7．1．4 loop语句
7．1．5 next语句
7．1．6 exit语句
7．1．7 wait语句
7．1．8 子程序调用语句
7．2 并行语句
7．2．1 并行信号赋值语句
7．2．2 进程语句
7．2．3 并行过程调用语句
7．2．4 元器件例化语句
7．2．5 生成语句
7．3 vhdl组合逻辑电路设计
7．4 vhdl时序逻辑电路设计
7．4．1 触发器
7．4．2 寄存器
7．4．3 计数器
7．4．4 分频器
习题7

第8章 vhdl设计进阶
8．1 vhdl行为描述方式
8．2 vhdl结构化描述方式
8．3 vhdl rtl描述方式
8．4 有限状态机（fsm）设计
8．4．1 moore和mealy状态机的选择
8．4．2 有限状态机的描述方式
8．4．3 有限状态机的同步和复位
8．4．4 改进的moore型有限状态机
8．4．5 小结
习题8

第9章 数字接口实例及分析
9．1 st-bus总线接口设计
9．1．1 st-bus总线时序关系
9．1．2 st-bus总线接口实例
9．2 数字复接分接接口技术及设计
9．2．1 数字复接分接接口技术原理
9．2．2 同步数字复接分接接口设计实例
9．3 i2c接口设计
9．3．1 i2c总线工作原理
9．3．2 i2c总线接口设计实例
9．4 gmsk基带调制接口设计
9．4．1 gmsk调制基本原理
9．4．2 gmsk调制实现的基本方法
9．4．3 gmsk基带调制接口的实现代码
习题9

第10章 通信算法实例及分析
10．1 伪随机序列的产生、检测设计
10．1．1 m序列的产生
10．1．2 m序列的性质
10．1．3 m序列发生器的vhdl设计
10．1．4 m序列检测电路的vhdl设计
10．2 比特同步设计
10．2．1 锁相功能的自同步法原理
10．2．2 锁相比特同步的eda实现方法
10．3 基带差分编码设计
10．3．1 psk调制和差分编码原理
10．3．2 psk差分编码设计
10．4 fir滤波器设计
10．4．1 fir滤波器简介
10．4．2 使用matlab设计fir滤波器
10．4．3 fir滤波器的fpga普通设计
10．4．4 fir滤波器的并行fpga优化设计
习题10
参考文献