包邮集成电路系统设计

第1章 集成电路系统概述 1 1.1 集成电路的发展史 1 1.2 集成电路的设计方法 3 1.3 集成电路的实现方式 7 1.4 系统设计发展趋势 11 1.5 集成电路的应用前景 14 习 题 15 第2章 Verilog硬件描述语言 16 2.1 基本概念 16 2.2 Verilog HDL的基本结构 17 2.3 模块与声明 18 2.3.1 标识符 18 2.3.2 关键字 18 2.3.3 模块命名 19 2.3.4 信号命名 20 2.3.5 端口声明 21 2.3.6 变量声明 21 2.3.7 系统函数 21 2.3.8 代码编写规范 21 2.4 数据类型与运算符 22 2.4.1 数字声明 22 2.4.2 数值逻辑 23 2.4.3 常量数据类型 23 2.4.4 数据类型 24 2.4.5 运算符和表达式 26 2.5 行为建模 27 2.5.1 行为描述模块 27 2.5.2 条件语句 32 2.5.3 循环语句 33 2.5.4 任务与函数 35 2.5.5 混合设计模式 36 2.5.6 测试激励 37 2.6 Verilog—2001设计规则 41 2.7 Verilog基本模块 44 2.7.1 组合逻辑 44 2.7.2 时序逻辑 48 习 题 51 第3章 电路逻辑优化 52 3.1 电路面积优化 52 3.1.1 布尔逻辑优化 53 3.1.2 条件语句处理 55 3.1.3 资源共享 59 3.1.4 时序逻辑单元 64 3.2 高速电路设计 70 3.2.1 电路结构 70 3.2.2 关键路径 71 3.2.3 迟到信号处理 76 3.2.4 流水线 78 习 题 83 第4章 运算单元结构 86 4.1 数的表示 86 4.2 加法器 88 4.2.1 串行进位加法器 88 4.2.2 超前进位加法器 90 4.2.3 进位选择加法器 93 4.2.4 进位保留加法器 94 4.2.5 进位旁路加法器 96 4.3 乘法器 99 4.3.1 阵列乘法器 99 4.3.2 高速乘法器 103 4.4 有限域GF(2n)运算 113 4.4.1 定 义 113 4.4.2 有限域多项式 114 习 题 116 第5章 数字信号计算 118 5.1 基本概念 118 5.1.1 图形表示 118 5.1.2 关键路径 121 5.1.3 环路、迭代和采样边界 122 5.1.4 图、树和割集 123 5.2 流水线与并行处理 124 5.2.1 流水线 124 5.2.2 并行处理 126 5.3 重定时 128 5.3.1 重定时基础 129 5.3.2 割集重定时 131 5.4 乘累加计算 135 5.4.1 卷积计算 136 5.4.2 分布式计算 137 5.4.3 位串行乘法器 140 5.5 脉动阵列 143 5.5.1 基本概念 143 5.5.2 脉动阵列设计 144 5.5.3 二维脉动阵列 149 习 题 151 第6章 状态机与数据路径 153 6.1 有限状态机 153 6.1.1 基本概念 153 6.1.2 状态机分类 155 6.1.3 状态机描述方法 160 6.1.4 状态机的编码风格 167 6.1.5 状态机的优化 172 6.1.6 状态机容错和设计准则 174 6.2 数据路径 176 6.2.1 FSMD基础 176 6.2.2 寄存器传输级 178 6.2.3 算法状态机图(ASM) 179 6.2.4 FSMD设计方法 182 6.2.5 调 度 188 习 题 195 第7章 时序与同异步 197 7.1 时 序 197 7.1.1 基本概念 197 7.1.2 稳态与亚稳态 198 7.1.3 时钟信号 200 7.1.4 时钟分布 203 7.1.5 电路延迟 205 7.2 多时钟域 206 7.2.1 同步、异步简述 206 7.2.2 多时钟数据同步 207 7.2.3 同步/异步复位问题 211 7.3 异步电路 215 7.3.1 异步电路基础 215 7.3.2 异步逻辑C单元 216 7.3.3 握手协议 218 7.3.4 异步FIFO 223 习 题 229 第8章 低功耗设计 230 8.1 基本概念 231 8.1.1 动态开关功耗 232 8.1.2 短路功耗 233 8.1.3 静态功耗 234 8.2 低功耗设计方法 235 8.2.1 系统级低功耗法 236 8.2.2 算法级低功耗法 236 8.2.3 结构级低功耗法 237 8.2.4 电路级低功耗法 240 8.3 泄漏功耗 247 习 题 250 第9章 FPGA与可重构计算 251 9.1 可重构器件 251 9.1.1 可重构器件的现状 251 9.1.2 可重构器件的分类 253 9.2 可重构电路结构 253 9.2.1 FPGA电路结构 254 9.2.2 动态可重构系统 265 9.2.3 可重构AES系统 269 第10章 数字集成电路系统设计实例 274 10.1 人工智能芯片 274 10.1.1 卷积神经网络基础 274 10.1.2 网络参数量化 278 10.1.3 加速器模块设计 281 10.1.4 FPGA实现及系统设计 291 10.2 AES加解密系统 299 10.2.1 AES算法概述 299 10.2.2 AES算法结构 300 10.2.3 芯片内部电路系统架构 301 10.2.4 芯片设计 304 参考文献 310