Verilog HDL入门(第3版)

第1章 简介
本章讲述Verilog HDL语言的发展历史及其主要功能。
　　1.1 什么是Verilog HDL？
Verilog HDL是一种用于数字系统建模的硬件描述语言，模型的抽象层次可以从算法级、门级一直到开关级。建模的对象可以简单到只有一个门，也可以复杂到一个完整的数字电子系统。用Verilog语言可以分层次地描述数字系统，并可在这个描述中建立清晰的时序模型。
Verilog硬件描述语言能够描述：1）设计的行为特性；2）设计的数据流特性；3）设计的结构组成；4）包含响应监控和设计验证在内的延迟和波形产生机制（即测试激励的生成和观察机制）。所有这些都可以使用同一种建模语言来完成。此外，Verilog硬件描述语言提供了编程语言接口（简称为PLI）。通过PLI，设计者可以在仿真验证期间（包括仿真运行的控制期间）与设计内部的运行信息进行交互。
Verilog硬件描述语言不仅定义了语法，而且对每个语言结构都定义了十分清晰的仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。Verilog语言从C语言中继承了多种操作符和结构。Verilog硬件描述语言提供了范围宽广的建模功能，其中部分建模功能在刚开始学习时很难理解，但是Verilog HDL语言的核心子集还是相当容易学习和使用的。该子集（在一般情况下）足以对付大多数应用系统的建模需要。然而，完整的Verilog硬件描述语言具有足够强大的功能，可以完全满足从*复杂的芯片到完整电子系统的描述。
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