包邮通信IC设计-(上下册)

目　　录序言一序言二前　言第1章　集成电路设计与hdl / 1　　1.1　集成电路设计基础 / 11.1.1　集成电路的概念 / 11.1.2　ic设计的本质 / 51.1.3　ic设计流程 / 9　　1.2　verilog hdl快速入门 / 161.2.1　verilog hdl简介 / 161.2.2　verilog的表达能力 / 171.2.3　**个verilog程序：通用加法器 / 181.2.4　第二个verilog程序：多路选择器与运算操作 / 201.2.5　第三个verilog程序：d触发器和多路延迟 / 271.2.6　第四个verilog程序：function与时序电路组合 / 341.2.7　第五个verilog程序：有限状态机 / 471.2.8　第六个verilog程序：写testbench / 641.2.9　第七个verilog程序：spi总线 / 851.2.10　第八个verilog程序：异步uart / 921.2.11　一些有用的verilog程序 / 991.2.12　verilog不同版本的差异 / 1081.2.13　verilog语法小结 / 108　　1.3　复杂逻辑模块的设计 / 1101.3.1　结构化的设计 / 1101.3.2　数据流的设计 / 1141.3.3　控制流的设计 / 1321.3.4　重要接口部件的设计 / 135　　1.4　数的表示与基本运算 / 1441.4.1　数的表示方法 / 1451.4.2　定点数的计算规则 / 1491.4.3　定点计算举例 / 1491.4.4　定点数的移位规则 / 152　　1.5　verilog hdl编程规范 / 1551.5.1　文档规范 / 1561.5.2　编程规范 / 1561.5.3　文件头定义格式 / 1561.5.4　格式规则 / 1571.5.5　命名规则 / 1571.5.6　整体编码规则 / 1581.5.7　全局信号编码规则 / 1661.5.8　模块编码规则 / 1661.5.9　可综合性设计 / 1671.5.10　可重用设计 / 1681.5.11　编程规范小结 / 168　　1.6　hdl电路设计技巧 / 1681.6.1　芯片设计的核心目标 / 1681.6.2　如何提高电路运行速度 / 1701.6.3　如何降低电路规模（使用面积） / 1731.6.4　如何优化时序 / 187　　总结 / 194第2章　fpga设计与进阶 / 195　　2.1　fpga简介 / 1962.1.1　fpga功能强大的秘密 / 2002.1.2　fpga具备可编程能力的原因 / 2012.1.3　其他的fpga内部单元 / 2052.1.4　fpga的应用方向 / 2052.1.5　fpga的设计流程 / 2072.1.6　fpga的层次提升 / 217　　2.2　fpga与asic的差异 / 220　　2.3　fpga的基本构成 / 2212.3.1　fpga的ram资源 / 2222.3.2　dsp资源 / 2322.3.3　pll资源 / 2392.3.4　i/o引脚资源 / 244　　2.4　fpga的调试 / 2512.4.1　在线存储器内容编辑工具 / 2512.4.2　内嵌逻辑分析仪 / 2532.4.3　虚拟jtag / 2602.4.4　logiclock / 2672.4.5　调试设计的指导原则 / 268　　2.5　fpga的设计方法 / 2692.5.1　fpga的设计规范 / 2702.5.2　fpga的整体结构设计 / 270　　2.6　fpga电路的优化 / 2852.6.1　整体优化原则 / 2872.6.2　fpga优化举例 / 288　　2.7　fpga可综合的概念 / 2902.7.1　可综合与不可综合的归纳 / 2912.7.2　always可综合的概念 / 2922.7.3　有限状态机可综合的概念 / 2932.7.4　可综合模块举例 / 294　　2.8　fpga设计的注意事项 / 3012.8.1　外部接口 / 3022.8.2　时钟电路 / 3022.8.3　复位电路 / 3052.8.4　fpga的设计规则 / 307　　附录　开发流程与应用环境快速搭建 / 310　　总结 / 338第3章　通信系统基础部件设计 / 339　　3.1　通信模型的构架 / 3403.1.1　通信电路的组成结构 / 3403.1.2　常见的算法单元模块 / 341　　3.2　通信系统的基本算法 / 342　　3.3　通信系统芯片设计的基本套路 / 3443.3.1　芯片设计的整体流程 / 3453.3.2　需求类别分析 / 3453.3.3　高速通信芯片的实现方案 / 3463.3.4　中速通信芯片的实现方案 / 3473.3.5　低速通信芯片的实现方案 / 3493.3.6　传统终端基带芯片的实现方案 / 350　　3.4　数字滤波器设计 / 3523.4.1　fir滤波器的基本概念 / 3523.4.2　fir滤波器的基本硬件实现 / 3543.4.3　fir滤波器硬件实现结构概述 / 3573.4.4　基于分布式算法的fir滤波器 / 3663.4.5　iir滤波器设计 / 3733.4.6　滤波器设计中的量化问题 / 3763.4.7　数字滤波器的扩展应用——相关 / 385　　3.5　fft原理与硬件设计 / 3893.5.1　概述 / 3893.5.2　fft算法概述 / 3923.5.3　fft实现面临的问题 / 3963.5.4　fft硬件实现方案 / 3983.5.5　适用于wlan发射机的64点fft设计 / 4043.5.6　适用于wlan接收机的64点fft设计 / 4113.5.7　fft与fir的关系 / 4143.5.8　离散余弦变换 / 415　　3.6　cordic算法 / 4183.6.1　cordic简介 / 4183.6.2　一个求角度反正切的例子 / 4193.6.3　cordic算法原理 / 4223.6.4　cordic通用算法原理 / 4243.6.5　cordic算法的硬件实现结构 / 426　　3.7　nco与dds / 4323.7.1　nco与dds简介 / 4323.7.2　nco设计原理 / 4323.7.3　nco硬件设计 / 4343.7.4　dds硬件设计 / 4353.7.5　dds实现通信调制 / 437　　3.8　数字信号处理的集成案例1：数字中频 / 4393.8.1　概述 / 4393.8.2　数字下变频 / 4403.8.3　数字上变频 / 4573.8.4　数字上下变频的系统级设计 / 4613.8.5　数字中频的各种设计案例 / 468　　3.9　数字信号处理的集成案例2：fm收音机 / 4823.9.1　fm收音机原理 / 4833.9.2　fm收音机的解调思路 / 4853.9.3　fm的中频处理 / 4863.9.4　fm单声道收音机的esl设计 / 4913.9.5　fm立体声收音机的硬件实现 / 4933.9.6　fm收音机相关的一些话题 / 499　　附录　数字信号处理算法实现的部分技巧 / 505　　总结 / 519第4章　通信系统的信道编解码 / 520　　4.1　通信编解码的基本框架 / 5214.1.1　编码的基础知识 / 5214.1.2　编码的几个基本概念 / 5224.1.3　信道编码间的关系 / 5234.1.4　级联码 / 5234.1.5　逼近容量极限的编码 / 5244.1.6　信道编解码芯片实现的基本套路 / 525　　4.2　8b/10b编码与译码 / 5254.2.1　8b/10b编码过程 / 5264.2.2　8b/10b解码过程 / 5304.2.3　8b/10b编码与解码的verilog实现 / 531　　4.3　有限域的运算基础 / 5344.3.1　有限域的基本概念 / 5354.3.2　有限域多项式的运算规则 / 5364.3.3　gf(2)域的多项式运算 / 5384.3.4　适合硬件实现的有限域运算方法 / 539　　4.4　crc冗余校验码简介 / 5474.4.1　crc算法的基本原理 / 5484.4.2　几个基本概念 / 5494.4.3　crc算法实现 / 550　　4.5　rs码 / 5554.5.1　rs的编码算法 / 5564.5.2　rs的译码算法 / 560　　4.6　bch码 / 5794.6.1　bch编码 / 5804.6.2　bch译码方法简介 / 582　　4.7　卷积码简介 / 5854.7.1　卷积码的相关概念 / 5854.7.2　卷积码编码通用表述 / 5854.7.3　卷积码的变形以及特殊处理 / 5894.7.4　卷积码的译码原理 / 5904.7.5　viterbi译码的硬件实现 / 6044.7.6　viterbi的引申话题 / 606　　4.8　信道编解码集成案例 / 6094.8.1　编码方案 / 6094.8.2　整体编码流程 / 6104.8.3　硬件方案的整体概述 / 6124.8.4　信道编码 / 6184.8.5　信道解码 / 6264.8.6　芯片实现中的几个关键问题 / 634　　总结 / 644