VerilogHDL设计实用教程

原理篇
第1章 入门简介及环境准备
1．1 Verilog简介
1．1．1 Verilog的作用
1．1．2 Verilog的发展
1．1．3 Verilog的使用
1．1．4 Verilog的结构
1．2 准备好工作环境
1．2．1 仿真软件的准备
1．2．2 代码编辑软件的准备
1．2．3 其他工具介绍
1．3 如何使用本书
第2章 模块结构与门级建模
2．1 Verilog模块的基本结构
2．2 语法介绍及示例
2．2．1 模块定义
2．2．2 端口声明
2．2．3 内部资源声明
2．2．4 功能描述
2．3 门级补充说明
练习题
第3章 模块的实例化与层次化建模
3．1 模块的实例化
3．1．1 实例化示例及语法
3．1．2 按顺序连接方式
3．1．3 按名称连接方式
3．2 层次化建模
3．2．1 自顶向下的设计
3．2．2 层次化名称
3．2．3 层次化建模实例
练习题
第4章 使用仿真软件验证设计
4．1 仿真前的准备
4．2 完整的仿真流程
4．2．1 建立工程
4．2．2 添加文件
4．2．3 编译与调试
4．2．4 启动仿真
4．2．5 观察结果
练习题
第5章 RTL建模语法——assign
5．1 assign语句
5．2 操作数
5．2．1 数值
5．2．2 参数
5．3 按位操作符
练习题
……

第6章 操作符与优先级
第7章 RTL建模语法——always

实验篇
习题答案