包邮FPGA/CPLD应用技术(Verilog语言版)(第2版)

第1章 认识数字系统设计开发环境
教学导航
任务1 基于原理图实现的基本门电路设计
1．1 QuartusⅡ集成开发环境
1．1．1 认识QuartusⅡ集成开发环境
1．1．2 QuartusⅡ集成开发环境的设计流程
1．1．3 常用可编程逻辑器件开发环境
任务2 基于原理图实现的2选1数据选择器设计
1．2 可编程逻辑器件
1．2．1 什么是可编程逻辑器件
1．2．2 简单可编程逻辑器件
1．2．3 高密度可编程逻辑器件
1．2．4 可编程逻辑器件主要厂商
1．3 EDA技术
1．3．1 电子系统设计方法
1．3．2 FPGA/CPLD进行电路设计的一般流程
知识梳理与总结
习题

第2章 Verilog设计基础
教学导航
任务3 基于HDL实现的基本门电路设计
2．1 Verilog模块结构与数字系统设计流程
2．1．1 HDL的概念及特点
2．1．2 Verilog电路模块的一般结构
2．1．3 基于Verilog的系统设计流程
任务4 基于HDL实现的2选1数据选择器设计
2．2 数据类型、常量及变量
2．2．1 标识符
2．2．2 常量
2．2．3 变量及其数据类型
2．3 连续赋值语句及“?：”语句
2．3．1 持续赋值语句
2．3．2 “?：”语句
2．4 运算符及表达式
2．4．1 运算符
2．4．2 表达式
任务5 2位二进制数据比较器的设计
2．5 条件语句
2．5．1 if条件语句
2．5．2 case条件语句
2．6 循环语句
2．6．1 for语句
2．6．2 repeat语句
2．6．3 while语句
2．6．4 forever语句
任务6 4选1数据选择器的设计
2．7 VerilogHDL的模块调用
知识梳理与总结
习题

第3章 组合逻辑电路设计
教学导航
任务7 三人表决器设计
3．1 组合逻辑电路设计基础
3．1．1 组合逻辑电路的定义和基本特征
3．1．2 标准CMOS组合逻辑电路结构
3．1．3 典型组合逻辑电路设计方法
3．2 理解Verilog的并行语句
任务8 一位加法器的设计
3．3 运算部件及其设计方法
3．3．1 加法器
3．3．2 乘法器与除法器
任务9 3-8译码器的设计
3．4 Verilog语言的过程及用法
3．4．1 过程块和过程语句
3．4．2 过程中的阻塞赋值与非阻塞赋值
3．4．3 基于过程块的组合逻辑建模标准
任务10 基于三态门的双向端口设计
……

第4章 时序逻辑电路设计
第5章 数字系统的验证
第6章 数字系统设计实践