包邮EDA技术与Verilog HDL(第3版)

第1章 概述 1.1 EDA技术 1.2 EDA技术应用对象 1.3 常用的硬件描述语言 1.4 EDA技术的优势 1.5 面向FPGA和CPLD的开发流程 1.5.1 设计输入 1.5.2 综合 1.5.3 适配（布线布局） 1.5.4 仿真 1.5.5 RTL描述 1.6 可编程逻辑器件 1.6.1 PLD的分类 1.6.2 PROM可编程原理 1.6.3 GAL 1.7 CPLD的结构与可编程原理 1.8 FPGA的结构与工作原理 1.8.1 查找表逻辑结构 1.8.2 Cyclone 4E系列器件的结构原理 1.8.3 内嵌Flash的FPGA器件 1.9 硬件测试技术 1.9.1 内部逻辑测试 1.9.2 JTAG边界扫描测试 1.10 编程与配置 1.11 Quartus Ⅱ 1.12 IP核 1.13 EDA的发展趋势 习题 第2章 程序结构与数据类型 2.1 Verilog程序结构 2.1.1 Verilog模块的表达方式 2.1.2 Verilog模块的端口信号名和端口模式 2.1.3 Verilog信号类型定义 2.1.4 Verilog模块功能描述 2.2 Verilog的数据类型 2.2.1 net网线类型 2.2.2 wire网线型变量的定义方法 2.2.3 register寄存器类型 2.2.4 reg寄存器型变量的定义方法 2.2.5 integer类型变量的定义方法 2.2.6 存储器类型 2.3 Verilog文字规则 2.3.1 Verilog的4种逻辑状态 2.3.2 Verilog的数字表达形式 2.3.3 数据类型表示方式 2.3.4 常量 2.3.5 标识符、关键词及其他文字规则 2.3.6 参数定义关键词parameter和localparam的用法 习题 第3章 行为语句 3.1 过程语句 3.1.1 always语句 3.1.2 always语句在D触发器设计中的应用 3.1.3 多过程应用与异步时序电路设计 3.1.4 简单加法计数器的Verilog表述 3.1.5 initial语句 3.2 块语句 3.3 case条件语句 3.4 if条件语句 3.4.1 if语句的一般表述形式 3.4.2 基于if语句的组合电路设计 3.4.3 基于if语句的时序电路设计 3.4.4 含异步复位和时钟使能的D触发器的设计 3.4.5 含同步复位控制的D触发器的设计 3.4.6 含清零控制的锁存器的设计 3.4.7 时钟过程表述的特点和规律 3.4.8 实用加法计数器设计 3.4.9 含同步预置功能的移位寄存器设计 …… 第4章 FPGA硬件实现 第5章 运算符与结构描述语句 第6章 LPM宏模块用法 第7章 Verilog HDL深入 第8章 状态机设计技术 第9章 16位COU创新设计 0章 Verilog HDL仿真 1章 DSP Builder系统设计方法 2章 DSP Builder设计深入 附录A EDA开发系统及相关电路与表格