XILINX FPGA权威设计指南:基于VIVADO 2023设计套件

目 录 第 1章 Xilinx新一代UltraScale+架构FPGA 1 1.1 UltraScale+结构特点 1 1.1.1 Artix UltraScale+ FPGA系列 1 1.1.2 Kintex UltraScale+ FPGA系列 2 1.1.3 Virtex UltraScale+ FPGA系列 3 1.2 可配置逻辑块 4 1.2.1 查找表功能和配置 7 1.2.2 多路复用器 10 1.2.3 进位逻辑 21 1.2.4 存储元件 29 1.2.5 分布式RAM（只有SLICEM） 33 1.2.6 只读存储器（ROM） 37 1.2.7 移位寄存器（只有SLICEM） 42 1.3 时钟资源和时钟管理模块 45 1.3.1 时钟架构概述 45 1.3.2 时钟布线资源概述 46 1.3.3 CMT概述 46 1.3.4 时钟资源 47 1.3.5 时钟管理模块 52 1.4 存储器资源 56 1.4.1 BRAM资源 56 1.4.2 UltraRAM资源 66 1.5 专用的DSP模块 72 1.6 SelectIO资源 83 1.6.1 SelectIO接口资源 83 1.6.2 SelectIO接口通用指南 87 1.6.3 SelectIO接口逻辑资源 90 1.6.4 高密度I/O组 99 1.7 高速串行收发器 100 1.7.1 GTH和GTY收发器 101 1.7.2 GTM收发器 103 1.8 系统监控器模块 104 1.9 互联资源 107 1.10 配置模块 107 1.10.1 配置模式概述 108 1.10.2 JTAG连接 110 1.10.3 保护比特流 111 1.11 参考资料 112 第 2章 Vivado设计套件导论 113 2.1 Vivado设计套件框架 113 2.1.1 Vivado设计套件功能 113 2.1.2 Vivado设计套件支持的工业标准 114 2.1.3 Vivado对第三方工具的支持 114 2.2 Vivado系统级设计流程 114 2.3 Vivado两种设计流程模式 117 2.3.1 工程模式 117 2.3.2 非工程模式 117 2.3.3 两种模式不同点比较 118