包邮基于全可编程片上系统(APSOC)的嵌入式设计

目录第1章 全可编程片上系统 11.1 全可编程片上系统的概念和特点 11.1.1 全可编程片上系统的概念 11.1.2 全可编程片上系统的技术特点 11.1.3 用全可编程片上系统器件构建嵌入式系统的优势和缺点 31.2 Zynq-7000系列APSoC的体系结构 61.2.1 Zynq-7000系列中的PS部分 81.2.2 Zynq-7000系列中的PL部分 101.2.3 Zynq-7000系列中PL和PS部分的连接 131.3 Zynq-7000系列APSoC的片上公共资源 161.3.1 时钟系统 161.3.2 复位信号 191.3.3 电源 211.4 Zynq-7000系列的启动方式和流程 211.4.1 Zynq-7000系列的启动方式选项 221.4.2 Zynq-7000系列的启动流程 221.5 本章小结 24第2章 FPGA与硬件描述语言Verilog HDL 252.1 FPGA原理和基本结构 252.1.1 FPGA的发展历史和现状 252.1.2 FPGA的工作原理 262.1.3 FPGA芯片结构 272.1.4 FPGA的开发方法和流程 282.2 Verilog HDL简介 302.2.1 Verilog HDL概述 302.2.2 Verilog HDL程序基本结构 312.3 Verilog HDL基本语法规则 352.3.1 标识符、关键词和注释 352.3.2 数字与逻辑数值 362.3.3 数据类型 402.3.4 表达式 472.3.5 表达式中运算符的优先级别 542.4 Verilog HDL建模方式 552.4.1 结构描述 562.4.2 行为描述 622.4.3 数据流描述 712.5 常见数字电路模块的Verilog HDL实现 712.5.1 运算电路的设计 712.5.2 编码器的设计 722.5.3 二进制译码器的设计 752.5.4 计数器的设计 772.5.5 有限状态机 782.6 逻辑功能的仿真验证 852.7 本章小结 88第3章 集成开发环境Vivado的基本使用方法 893.1 Vivado概述 893.1.1 Vivado的两种工作模式 893.1.2 Vivado的主要特征 923.2 Vivado的基本设计流程 933.2.1 利用Vivado开发FPGA的设计流程 933.2.2 Vivado的主界面及功能 943.3 基于Verilog HDL的电路设计与实现 963.3.1 半加器的设计与Verilog HDL建模举例 963.3.2 创建项目并输入设计 983.3.3 仿真验证设计项目 1003.3.4 综合、实现设计项目 1033.4 IP核的管理 1073.4.1 IP核分类 1073.4.2 定制IP 1083.5 本章小结 110第4章 全可编程片上系统的开发方法与流程 1114.1 基于APSoC的嵌入式系统开发方法概述 1114.1.1 需求分析到详细说明 1124.1.2 体系结构设计 1124.1.3 软、硬件子系统设计和实现 1134.1.4 软、硬件系统集成与测试 1154.2 PL部分纯逻辑的开发方法 1154.2.1 PYNQ-Z2硬件开发板 1154.2.2 纯逻辑开发流程 1164.3 PS部分应用程序的开发方法 1334.3.1 PS部分外设应用开发 1334.3.2 PS部分UART的应用程序的开发流程 1344.4 本章小结 143第5章 全可编程片上系统的软硬件协同设计 1445.1 EMIO的使用和BOOT文件的制作 1445.1.1 EMIO原理 1445.1.2 功能要求和电路原理 1455.1.3 EMIO开发流程 1455.1.4 用SDK生成启动镜像文件BOOT.bin 1505.2 AXI设备设计 1535.2.1 AXI基本知识 1535.2.2 功能要求和电路原理 1555.2.3 AXI设备(PWM控制器)的开发流程 1565.3 PL到PS部分的中断设计 1675.3.1 APSoC器件中断基础知识 1675.3.2 功能要求和电路原理 1695.3.3 PL到PS部分中断的开发流程 1705.4 本章小结 176第6章 高层次综合器 1776.1 高层次综合器的概念与特点 1776.1.1 为什么需要高层次综合器 1776.1.2 高层次综合器产生的电路模块 1786.1.3 使用高层次综合器的开发流程 1796.1.4 高层次综合器的核心工作 1806.2 高层次综合器的设计流程 1846.3 基于高层次综合器的硬件优化 1926.4 本章小结 202第7章 全可编程片上系统嵌入式开发实例 2037.1 频率连续可变的任意信号发生器 2037.1.1 设计要求 2037.1.2 DDS基本原理及其实现方法分析 2037.1.3 模拟输出(DAC)硬件电路及其在PL部分的控制电路设计 2067.1.4 用BRAM配置成双口RAM 2117.1.5 PS部分的设计 2137.1.6 运行结果 2167.2 基于APSoC和射频捷变收发器的射电望远镜接收机 2177.2.1 项目背景 2177.2.2 射电望远镜接收机算法设计 2187.2.3 接收机系统设计 2207.2.4 实测结果 225主要参考文献 226