SoC设计方法与实现-(第3版)

目 录

第1章 SoC设计绪论 1
1.1 微电子技术概述 1
1.1.1 集成电路的发展 1
1.1.2 集成电路产业分工 2
1.2 SoC概述 3
1.2.1 什么是SoC 3
1.2.2 SoC的优势 4
1.3 SoC设计的发展趋势及面临的
挑战 5
1.3.1 SoC设计技术的发展与挑战 5
1.3.2 SoC设计方法的发展与挑战 10
1.3.3 未来的SoC 12
本章参考文献 12
第2章 SoC设计流程 13
2.1 软硬件协同设计 13
2.1.1 软硬件协同设计方法 13
2.2 基于标准单元的SoC设计流程 15
2.3 基于FPGA的SoC设计流程 19
2.3.1 FPGA的结构 20
2.3.2 基于FPGA的设计流程 23
本章参考文献 27
第3章 SoC设计与EDA工具 28
3.1 电子系统级设计与工具 28
3.2 验证的分类及相关工具 28
3.2.1 验证方法的分类 29
3.2.2 动态验证及相关工具 29
3.2.3 静态验证及相关工具 30
3.3 逻辑综合及综合工具 31
3.3.1 EDA工具的综合流程 32
3.3.2 EDA工具的综合策略 32
3.3.3 优化策略 32
3.3.4 常用的逻辑综合工具 33
3.4 可测性设计与工具 33
3.4.1 测试和验证的区别 33
3.4.2 常用的可测性设计 33
3.5 布局布线与工具 36
3.5.1 EDA工具的布局布线流程 36
3.5.2 布局布线工具的发展趋势 36
3.6 物理验证及参数提取与相关的
工具 36
3.6.1 物理验证的分类 37
3.6.2 参数提取 37
3.7 著名EDA公司与工具介绍 39
3.8 EDA工具的发展趋势 40
本章参考文献 41
第4章 SoC系统结构设计 42
4.1 SoC系统结构设计的总体目标
与各个阶段 42
4.1.1 功能设计阶段 43
4.1.2 应用驱动的系统结构设计
阶段 43
4.1.3 平台导向的系统结构设计
阶段 43
4.2 SoC中常用的处理器 43
4.2.1 通用处理器 44
4.2.2 处理器的选择 45
4.3 SoC中常用的总线 45
4.3.1 AMBA总线 46
4.3.2 CoreConnect总线 47
4.3.3 Wishbone总线 48
4.3.4 开放核协议 48
4.3.5 复杂的片上总线结构 49
4.4 SoC中典型的存储器 50
4.4.1 存储器分类 50
4.4.2 静态随机存储器SRAM 51
4.4.3 动态随机存储器DRAM 52
4.4.4 闪存Flash 54
4.4.5 新型存储器 54
4.5 多核SoC的系统结构设计 57
4.5.1 可用的并发性 57
4.5.2 多核SoC设计中的系统
结构选择 57
4.5.3 多核SoC的性能评价 59
4.5.4 几种典型的多核SoC系统
结构 60
4.6 SoC中的软件结构 62
4.7 电子系统级（ESL）设计 64
4.7.1 ESL发展的背景 64
4.7.2 ESL设计基本概念 65
4.7.3 ESL设计的流程 66
4.7.4 ESL设计的特点 67
4.7.5 ESL设计的核心——事务级
建模 69
4.7.6 事务级建模语言简介及设计
实例 78
4.7.7 ESL设计的挑战 91
本章参考文献 91
第5章 IP复用的设计方法 92
5.1 IP的基本概念和IP分类 92
5.2 IP设计流程 94
5.2.1 设计目标 94
5.2.2 设计流程 94
5.3 IP的验证 99
5.4 IP核的选择 100
5.5 IP市场 101
5.6 IP复用技术面临的挑战 103
5.7 IP标准组织 104
5.8 基于平台的SoC设计方法 105
5.8.1 平台的组成与分类 106
5.8.2 基于平台的SoC设计方法
流程与特点 106
5.8.3 基于平台的设计实例 107
本章参考文献 108
第6章 RTL代码编写指南 109
6.1 编写RTL代码之前的准备 109
6.1.1 与团队共同讨论设计中
的问题 109
6.1.2 根据芯片架构准备设计
说明书 109
6.1.3 总线设计的考虑 110
6.1.4 模块的划分 110
6.1.5 对时钟的处理 113
6.1.6 IP的选择及设计复用的
考虑 113
6.1.7 对可测性的考虑 114
6.1.8 对芯片速度的考虑 115
6.1.9 对布线的考虑 115
6.2 可综合RTL代码编写指南 115
6.2.1 可综合RTL代码的编写
准则 115
6.2.2 利用综合进行代码质量
检查 118
6.3 调用Synopsys DesignWare来
优化设计 119
本章参考文献 120
第7章 同步电路设计及其与异步信号
交互的问题 121
7.1 同步电路设计 121
7.1.1 同步电路的定义 121
7.1.2 同步电路的时序收敛问题 121
7.1.3 同步电路设计的优点与
缺陷 122
7.2 全异步电路设计 123
7.2.1 异步电路设计的基本原理 123
7.2.2 异步电路设计的优点与缺点 125
7.3 异步信号与同步电路交互的
问题及其解决方法 125
7.3.1 亚稳态 126
7.3.2 异步控制信号的同步及其
RTL实现 129
7.3.3 异步时钟域的数据同步
及其RTL实现 133
7.4 SoC设计中的时钟规划策略 137
本章参考文献 138
第8章 综合策略与静态时序分析
方法 139
8.1 逻辑综合 139
8.1.1 流程介绍 139
8.1.2 SoC设计中常用的综合
策略 141
8.2 物理综合的概念 142
8.2.1 物理综合的产生背景 142
8.2.2 操作模式 143
8.3 实例——用Synopsys的工具
Design Compiler (DC)进行逻
辑综合 144
8.3.1 指定库文件 144
8.3.2 读入设计 145
8.3.3 定义工作环境 145
8.3.4 设置约束条件 146
8.3.5 设定综合优化策略 148
8.3.6 设计脚本举例 148
8.4 静态时序分析 150
8.4.1 基本概念 150
8.4.2 实例——用Synopsys的工具
PrimeTime进行时序分析 153
8.5 统计静态时序分析 159
8.5.1 传统的时序分析的局限 160
8.5.2 统计静态时序分析的概念 160
8.5.3 统计静态时序分析的步骤 161
本章参考文献 161
第9章 SoC功能验证 162
9.1 功能验证概述 162
9.1.1 功能验证的概念 162
9.1.2 SoC功能验证的问题 163
9.1.3 SoC功能验证的发展趋势 163
9.2 功能验证方法与验证规划 163
9.3 系统级功能验证 165
9.3.1 系统级的功能验证 165
9.3.2 软硬件协同验证 167
9.4 仿真验证自动化 168
9.4.1 激励的生成 169
9.4.2 响应的检查 170
9.4.3 覆盖率的检测 170
9.5 基于断言的验证 171
9.5.1 断言语言 173
9.5.2 基于断言的验证 174
9.5.3 断言的其他用途 175
9.6 UVM验证方法学 176
本章参考文献 179
第10章 可测性设计 180
10.1 集成电路测试概述 180
10.1.1 测试的概念和原理 180
10.1.2 测试及测试矢量的分类 180
10.1.3 自动测试设备 181
10.2 故障建模及ATPG原理 182
10.2.1 故障建模的基本概念 182
10.2.2 常见故障模型 182
10.2.3 ATPG基本原理 185
10.2.4 ATPG的工作原理 185
10.2.5 ATPG工具的使用步骤 186
10.3 可测性设计基础 186
10.3.1 可测性的概念 186
10.3.2 可测性设计的优势和
不足 188
10.4 扫描测试（SCAN） 188
10.4.1 基于故障模型的可测性 188
10.4.2 扫描测试的基本概念 189
10.4.3 扫描测试原理 190
10.4.4 扫描设计规则 192
10.4.5 扫描测试的可测性设计
流程及相关EDA工具 193
10.5 存储器的内建自测 194
10.5.1 存储器测试的必要性 194
10.5.2 存储器测试方法 195
10.5.3 BIST的基本概念 196
10.5.4 存储器的测试算法 197
10.5.5 BIST模块在设计中的
集成 199
10.6 边界扫描测试 201
10.6.1 边界扫描测试原理 201
10.6.2 IEEE 1149.1标准 201
10.6.3 边界扫描测试策略和
相关工具 205
10.7 其他DFT技术 205
10.7.1 微处理器核的可测性
设计 205
10.7.2 Logic BIST 207
10.8 DFT技术在SoC中的应用 208
10.8.1 模块级的DFT技术 208
10.8.2 SoC中的DFT应用 209
本章参考文献 210
第11章 低功耗设计 211
11.1 为什么需要低功耗设计 211
11.2 功耗的类型 212
11.3 低功耗设计方法 216
11.4 低功耗技术 217
11.4.1 静态低功耗技术 217
11.4.2 动态低功耗技术 219
11.4.3 门级优化技术 222
11.4.4 低功耗SoC系统的
动态管理 225
11.4.5 低功耗SoC设计技术的
综合考虑 226
11.5 低功耗分析和工具 226
11.6 UPF及低功耗设计实现 227
11.6.1 基于UPF的设计流程 228
11.6.2 UPF功耗描述文件举例 228
11.7 低功耗设计趋势 229
本章参考文献 230
第12章 后端设计 231
12.1 时钟树综合 231
12.2 布局规划 235
12.3 布线 237
12.4 ECO技术 239
12.5 功耗分析 240
12.6 信号完整性的考虑 241
12.6.1 信号完整性的挑战 241
12.6.2 压降和电迁移 243
12.6.3 信号完整性问题的预防、
分析和修正 244
12.7 物理验证 245
12.8 可制造性设计/面向良品率
的设计 246
12.8.1 DFM/DFY的基本概念 246
12.8.2 DFM/DFY方法 247
12.8.3 典型的DFM/DFY问题
及解决方法 247
12.8.4 DFM/DFY技术的发展
趋势 250
12.9 后端设计技术的发展趋势 250
本章参考文献 251
第13章 SoC中数模混合信号IP的
设计与集成 252
13.1 SoC中的数模混合信号IP 252
13.2 数模混合信号 IP的设计
流程 252
13.3 基于SoC复用的数模混合
信号（AMS）IP包 254
13.4 数模混合信号（AMS）IP
的设计及集成要点 254
13.4.1 接口信号 254
13.4.2 模拟与数字部分的整体
布局 255
13.4.3 电平转换器的设计 255
13.4.4 电源的布局与规划 256
13.4.5 电源/地线上跳动噪声
的消1