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SYSTEMVERILOG数字集成电路功能验证

SYSTEMVERILOG数字集成电路功能验证

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  • ISBN:9787115614056
  • 装帧:平装-胶订
  • 册数:暂无
  • 重量:暂无
  • 开本:16开
  • 页数:316
  • 出版时间:2023-09-01
  • 条形码:9787115614056 ; 978-7-115-61405-6

本书特色

本书由深信息名师与企业联合编写,教材注重学生实践能力的培养,案例丰富,理论知识讲解以实用为主。SystemVerilog是当前国内外被广泛使用的数字集成电路验证语言,它可以高效地对被测设计进行受约束的随机测试,从而在尽可能短的时间内达到令人满意的代码覆盖率和功能覆盖率。熟练掌握 SystemVerilog语言是进一步学习UVM 验证方法学的基础。本书适合作为高等院校集成电路、微电子、计算机相关专业的教材,同时适用于具有一定Verilog编程基础的人员参考使用,也可以作为数字集成电路验证工程师的语法参考手册。

内容简介

本书讲解了 SystemVerilog 的基本语法和工作原理,同时结合了 UVM 验证方法学中的验证技术知识。讲述的内容主要包括:基本数据类型、接口、类、随机化、约束、进程同步、功能覆盖和 DPI 技术。书中使用了约 270 个完整实例,详细说明了每个知识点在实际项目中的应用。*后使用学过的验证技术搭建一个基于SystemVerilog 的简单验证平台。书中还介绍了 UVM 中的一些关键技术,主要包括:继承和派生,拷贝函数、单例类、测试登记表、代理类和工厂机制。为接下来系统学习 UVM 验证方法学打下坚实的基础。

作者简介

王旭,从事数字集成电路方面的教学和研发,目前在学校主要讲述集成电路验证的课程、在企业作为兼职顾问,负责为企业研发的芯片指定验证方案、验证计划。

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